Устройство циклического сдвига, способ циклического сдвига, устройство декодирования ldpc-кода, телевизионный приемник и приемная система

Авторы патента:

ЁКОКАВА Такаси (JP)

H03M13/19 - исправление одиночной ошибки без использования особых свойств циклических кодов, например коды Хемминга, расширенные или обобщенные коды Хемминга

Владельцы патента RU 2480905:

СОНИ КОРПОРЕЙШН (JP)

Изобретения относятся к области кодирования и могут быть использованы в устройствах кодирования и декодирования, в которых требуется циклический сдвиг. Техническим результатом является уменьшение размера устройства. В устройстве (33) циклического сдвига, включающего в себя многорегистровый циклический сдвигатель (61) для выполнения циклического сдвига М порций входных данных как объектами, в случае циклического сдвига параллельных данных, состоящих из N порций входных данных, причем N меньше М, на величину k сдвига, меньшую, чем N, схема (62) выбора выбирает и выводит в качестве упомянутых выходных данных с первой по (N-k)-ю порцию (с #1 по #N-k) сдвиговые данные с первой по (N-k)-ю порцию (с #1 по #N-k), выводимые многорегистровым циклическим сдвигателем (61), и выбирает и выводит в качестве выходных данных с (N-k+l)-й по N-ю (#N-k+1 no #N) сдвиговые данные с (N-k+1+(M-N))-й по (N+(M-N))-ю порцию (с #М-k+1 по #М), выводимые многорегистровым циклическим сдвигателем (61). 8 н. и 4 з.п. ф-лы, 24 ил.

Текст описания приведен в факсимильном виде.

1. Устройство циклического сдвига, содержащее:
многорегистровый циклический сдвигатель, выполненный с возможностью выполнения циклического сдвига М блоков для циклического сдвига параллельных данных, состоящих из М порций входных данных, с тем чтобы вывести М порций сдвиговых данных; и
схему выбора, выполненную с возможностью выбора М порций сдвиговых данных, выводимых многорегистровым циклическим сдвигателем, в качестве М порций выходных данных, получаемых циклическим сдвигом М порций входных данных;
при этом в случае циклического сдвига параллельных данных, состоящих из N порций входных данных, причем N меньше М на величину k сдвига, меньшую N,
упомянутая схема выбора выполнена с возможностью выбирать и выводить в качестве выходных данных с первой по (N-k)-ю порцию сдвиговые данные с первой по (N-k)-ю порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем,
и с возможностью выбирать и выводить в качестве выходных данных с (N-k+1)-й по N-ю порцию сдвиговые данные с (N-k+1+(M-N))-й пo (N+(M-N))-ю порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем.

2. Устройство циклического сдвига по п.1, в котором схема выбора включает в себя:
N-1 селекторов, выполненных с возможностью выбора n-й или (n+(M-N))-й порции сдвиговых данных, относящихся к n, которое является целым числом в диапазоне от 2 до N, и вывода ее в качестве n-й порции выходных данных,
при этом в случае осуществления многорегистровым циклическим сдвигателем циклического сдвига параллельных данных, состоящих из М порций входных данных,
схема выбора выполнена с возможностью выводить первую порцию сдвиговых данных в качестве первой порции выходных данных, и при помощи (n-1)-го селектора, выполненного с возможностью выбора n-й порции или (n+(M-N))-й порции сдвиговых данных,
выбирать и выводить n-ю порцию сдвиговых данных в качестве n-й порции выходных данных,
и выводить сдвиговые данные с (N+1)-й по М-ю порции в качестве выходных данных с (N+1)-й по М-ю порцию,
а в случае осуществления многорегистровым циклическим сдвигателем циклического сдвига параллельных данных, состоящих из N порций входных данных, на величину k сдвига,
выводить первую порцию сдвиговых данных в качестве первой порции выходных данных,
и при помощи селекторов с первого по (N-k-1)-й
выбирать и выводить n-ю порцию сдвиговых данных в качестве n-й порции выходных данных,
а при помощи селекторов с (N-k)-го по (N-1)-й, выбирать и выводить (n+(M-N))-ю порцию сдвиговых данных в качестве n-й порции выходных данных.

3. Устройство циклического сдвига по п.2, дополнительно содержащее:
схему управления выбором, выполненную с возможностью управления выбором сдвиговых данных в соответствии с селектором на основе сигнала выбора, указывающего на выполнение циклического сдвига параллельных данных, состоящих из М порций входных данных, или параллельных данных, состоящих из N порций входных данных, а также указывающего величину k сдвига.

4. Устройство циклического сдвига по п.1, в котором М равно 374, а N равно 360.

5. Устройство циклического сдвига по п.1, в котором N принимает Т целочисленных значений N₁, N₂, …, N_T в диапазоне от двух или больше, но меньше чем М,
при этом, если из Т целочисленных значений N₁, N₂, …, N_T t-e
целочисленное значение в порядке убывания обозначено как N_t,
схема выбора включает в себя:
N_t-1 селекторов с Т+1 входами и одним выходом, выполненных с возможностью выбора n-й, (n+(М-N₁))-й, (n+(M-N₂))-й, …, (n+(M-N_T-1))-й или (n+(M-N_T))-й порции сдвиговых данных, относящихся к n, которое является целым числом в диапазоне от 2 до N₁, и выводить в качестве n-й порции выходных данных,
причем в случае осуществления многорегистровым циклическим сдвигателем циклического сдвига параллельных данных, состоящих из М порций входных данных,
схема выбора выполнена с возможностью выводить первую порцию сдвиговых данных в качестве первой порции выходных данных,
и при помощи (n-1)-го селектора, выполненного с возможностью выбора n-й, (n+(M-N₁))-й, (n+(M-N₂))-й, …, (n+(M-N_T-1))-й или (n+(М-N_T))-й порции сдвиговых данных,
выбирать и выводить n-ю порцию сдвиговых данных в качестве n-й порции выходных данных,
и выводить сдвиговые данные с (N₁+1)-й по М-ю порцию в качестве выходных данных с (N₁+1)-й по М-ю порцию,
а в случае осуществления многорегистровым циклическим сдвигателем циклического сдвига параллельных данных, состоящих из N_t порций входных данных, на величину k сдвига, меньшую, чем N_t,
выводить первую порцию сдвиговых данных в качестве первой порции выходных данных,
и при помощи селекторов с первого по (N_t-k-1)-й
выбирать и выводить n-ю порцию сдвиговых данных в качестве n-й порции выходных данных,
а при помощи селекторов с (N_t-k)-го по (N_t-1)-й
выбирать и выводить (n+(M-N_t))-ю порцию сдвиговых данных в качестве n-й порции выходных данных.

6. Способ циклического сдвига, характеризующийся тем, что устройство циклического сдвига включает в себя:
многорегистровый циклический сдвигатель, выполненный с возможностью выполнения циклического сдвига М блоков для циклического сдвига параллельных данных, состоящих из М порций входных данных, с тем чтобы вывести М порций сдвиговых данных; и
схему выбора, выполненную с возможностью выбора М порций сдвиговых данных, выводимых многорегистровым циклическим сдвигателем, в качестве М порций выходных данных, получаемых циклическим сдвигом М порций входных данных,
при этом осуществляют циклический сдвиг параллельных данных, состоящих из N порций упомянутых входных данных, причем N меньше М на величину k сдвига, меньшую, чем N,
при помощи схемы выбора выбирают и выводят в качестве выходных данных с первой по (N-k)-ю порцию сдвиговые данные с первой по (N-k)-ю от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем,
и выбирают и выводят в качестве выходных данных с (N-k+1)-й по N-ю порцию сдвиговые данные с (N-k+1+(M-N))-й по (N+(M-N))-ю порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем.

7. Устройство декодирования LDPC-кода (кода с низкой плотностью проверок на четность), содержащее:
М вычислительных средств, выполненных с возможностью одновременного выполнения в отношении Q узлов, причем М равно или больше Q, вычисления контрольного узла и вычисления переменного узла для декодирования LDPC-кода; и
средства циклического сдвига, выполненные с возможностью осуществления циклического сдвига Q сообщений, соответствующих Q ветвям, получаемым в результате вычисления Q контрольных узлов или вычисления Q переменных узлов для другого из этих двух вычислений, подлежащего выполнению следующим;
при этом средства циклического сдвига включают в себя:
многорегистровый циклический сдвигатель, выполненный с возможностью выполнения циклического сдвига М блоков для циклического сдвига параллельных данных, состоящих из М порций входных данных, с тем чтобы вывести М порций сдвиговых данных, и
схему выбора, выполненную с возможностью выбора М порций сдвиговых данных, выводимых многорегистровым циклическим сдвигателем, в качестве М порций выходных данных, получаемых циклическим сдвигом упомянутых М порций входных данных;
при этом в случае Q равно М,
осуществления вычислительными средствами вывода М сообщений и циклического сдвига параллельных данных, состоящих из М порций входных данных, причем в качестве М порций входных данных служат М сообщений,
схема выбора выполнена с возможностью выбирать и выводить в качестве выходных данных с первой по М-ю порцию сдвиговые данные с первой по М-ю порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем;
а в случае Q равно N, меньшему, чем М,
осуществления вычислительными средствами вывода N сообщений и циклического сдвига параллельных данных, состоящих из N порций входных данных, на величину k сдвига, меньшую, чем N, в качестве N порций входных данных,
схема выбора выполнена с возможностью выбирать и выводить в качестве выходных данных с первой по (N-k)-ю порцию сдвиговые данные с первой по (N-k)-ю порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем,
и выбирать и выводить в качестве выходных данных с (N-k+1)-й по N-ю порцию, сдвиговые данные с (N-k+1+(M-N))-й no (N+(M-N))-ю порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем.

8. Телевизионный приемник, содержащий:
средства получения, выполненные с возможностью получения передаваемых данных, включающих в себя LDPC-код, получаемый путем по меньшей мере LDPC-кодирования данных программы; и
средства декодирования LDPC-кода, выполненные с возможностью декодирования LDPC-кода, входящего в состав передаваемых данных;
при этом средства декодирования LDPC-кода включают в себя:
М вычислительных средств, выполненных с возможностью одновременного выполнения в отношении Q узлов, причем М равно или больше Q, вычисления контрольного узла и вычисления переменного узла для декодирования LDPC-кода, и
средства циклического сдвига, выполненные с возможностью осуществления циклического сдвига Q сообщений, соответствующих Q ветвям, получаемым в результате вычисления Q контрольных узлов или вычисления Q переменных узлов для другого из этих двух вычислений, подлежащего выполнению следующим;
при этом средства циклического сдвига включают в себя:
многорегистровый циклический сдвигатель, выполненный с возможностью выполнения циклического сдвига М блоков для циклического сдвига параллельных данных, состоящих из М порций входных данных, с тем чтобы вывести М порций сдвиговых данных, и
схему выбора, выполненную с возможностью выбора М порций сдвиговых данных, выводимых многорегистровым циклическим сдвигателем, в качестве М порций выходных данных, получаемых циклическим сдвигом М порций входных данных;
при этом в случае Q равно М,
осуществления вычислительными средствами вывода М сообщений
и циклического сдвига параллельных данных, состоящих из М порций входных данных, причем в качестве М порций входных данных служат М сообщений,
схема выбора выполнена с возможностью выбирать и выводить в качестве выходных данных с первой по М-ю порцию сдвиговые данные с первой по М-ю порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем;
а в случае Q равно N, меньшему, чем М,
осуществления вычислительными средствами вывода N сообщений и циклического сдвига параллельных данных, состоящих из N порций входных данных, на величину k сдвига, меньшую, чем N, в качестве N порций входных данных,
схема выбора выполнена с возможностью выбирать и выводить в качестве выходных данных с первой по (N-k)-ю порцию сдвиговые данные с первой по (N-k)-ю порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем,
и выбирать и выводить в качестве выходных данных с (N-k+1)-й по N-ю порцию сдвиговые данные с (N-k+1+(M-N))-й по (N+(M-N))-ю порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим с двигателем.

9. Приемная система, содержащая:
блок обработки декодирования для тракта передачи, выполненный с возможностью подвергать сигнал, получаемый по тракту передачи, декодирующей обработке для тракта передачи, включающей в себя по меньшей мере обработку для коррекции ошибки, вызываемой в тракте передачи; и
блок обработки декодирования для источника информации, выполненный с возможностью подвергать сигнал, подвергнутый декодирующей обработке для тракта передачи, декодирующей обработке для источника информации, включающей в себя по меньшей мере обработку для распаковки сжатой информации для получения исходной информации;
при этом сигнал, получаемый по тракту передачи, является сигналом, получаемым посредством выполнения по меньшей мере кодирования со сжатием информации и кодирования для коррекции ошибок для коррекции ошибки, вызываемой в тракте передачи;
причем кодирование для коррекции ошибок включает в себя LDPC-кодирование;
при этом блок обработки декодирования для тракта передачи включает в себя:
М вычислительных средств, выполненных с возможностью одновременного выполнения в отношении Q узлов, причем М равно или больше Q, вычисления контрольного узла и вычисления переменного узла для декодирования LDPC-кода, и
средства циклического сдвига, выполненные с возможностью осуществления циклического сдвига Q сообщений, соответствующих Q ветвям, получаемым в результате вычисления Q контрольных узлов или вычисления Q переменных узлов для другого из этих двух вычислений, подлежащего выполнению следующим;
при этом средства циклического сдвига включают в себя:
многорегистровый циклический сдвигатель, выполненный с возможностью выполнения циклического сдвига М блоков для циклического сдвига параллельных данных, состоящих из М порций входных данных, с тем чтобы вывести М порций сдвиговых данных, и
схему выбора, выполненную с возможностью выбора М порций сдвиговых данных, выводимых многорегистровым циклическим сдвигателем, в качестве М порций выходных данных, получаемых циклическим сдвигом М порций входных данных;
при этом в случае Q равно М,
осуществления вычислительными средствами вывода М сообщений и циклического сдвига параллельных данных, состоящих из М порций входных данных, причем в качестве М порций входных данных служат М сообщений,
схема выбора выполнена с возможностью выбирать и выводить в качестве выходных данных с первой по М-ю порцию сдвиговые данные с первой по М-ю порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем;
а в случае Q равно N, меньшему, чем М,
осуществления вычислительными средствами вывода N сообщений и циклического сдвига параллельных данных, состоящих из N порций входных данных, на величину k сдвига, меньшую, чем N, в качестве N порций входных данных,
схема выбора выполнена с возможностью выбирать и выводить в качестве выходных данных с первой по (N-k)-ю порцию сдвиговые данные с первой по (N-k)-ю порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем,
и выбирать и выводить в качестве выходных данных с (N-k+1)-й по N-ю порцию сдвиговые данные с (N-k+1+(M-N))-й по (N+(M-N))-ю порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем.

10. Приемная система, содержащая:
блок обработки декодирования для тракта передачи, выполненный с возможностью подвергать сигнал, получаемый по тракту передачи, декодирующей обработке для тракта передачи, включающей в себя по меньшей мере обработку для коррекции ошибки, вызываемой в тракте передачи; и
выходной блок, выполненный с возможностью вывода изображения или аудиоданных на основе сигнала, подвергаемого декодирующей обработке для тракта передачи;
при этом сигнал, получаемый по тракту передачи, является сигналом, получаемым посредством выполнения по меньшей мере кодирования для коррекции ошибок для коррекции ошибки, вызываемой в тракте передачи; причем кодирование для коррекции ошибок включает в себя LDPC-кодирование;
при этом блок обработки декодирования для тракта передачи включает в себя:
М вычислительных средств, выполненных с возможностью одновременного выполнения в отношении Q узлов, причем М равно или больше Q, вычисления контрольного узла и вычисления переменного узла для декодирования LDPC-кода, и
средства циклического сдвига, выполненные с возможностью циклического сдвига Q сообщений, соответствующих Q ветвям, получаемым в результате вычисления Q контрольных узлов или вычисления Q переменных узлов для другого из этих двух вычислений, подлежащего выполнению следующим;
при этом средства циклического сдвига включают в себя:
многорегистровый циклический сдвигатель, выполненный с возможностью выполнения циклического сдвига М блоков для циклического сдвига параллельных данных, состоящих из М порций входных данных, с тем чтобы вывести М порций сдвиговых данных, и
схему выбора, выполненную с возможностью выбора М порций сдвиговых данных, выводимых многорегистровым циклическим сдвигателем, в качестве М порций выходных данных, получаемых циклическим сдвигом М порций входных данных;
при этом в случае Q равно М,
осуществления вычислительными средствами вывода М сообщений,
и циклического сдвига параллельных данных, состоящих из М порций входных данных, причем в качестве М порций входных данных служат М сообщений,
схема выбора выполнена с возможностью выбирать и выводить в качестве выходных данных с первой по М-ю порцию сдвиговые данные с первой по М-ю порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем;
а в случае Q равно N, меньшему, чем М,
осуществления вычислительными средствами вывода N сообщений,
и циклического сдвига параллельных данных, состоящих из N порций входных данных, на величину k сдвига, меньшую, чем N, в качестве N порций входных данных,
схема выбора выполнена с возможностью выбирать и выводить в качестве выходных данных с первой по (N-k)-ю порцию сдвиговые данные с первой по (N-k)-ю порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем,
и выбирать и выводить в качестве выходных данных с (N-k+1)-й по N-ю порцию, сдвиговые данные с (N-k+1+(M-N))-й по (N+(M-N))-ю от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем.

11. Приемная система, содержащая:
блок обработки декодирования для тракта передачи, выполненный с возможностью подвергать сигнал, получаемый по тракту передачи, декодирующей обработке для тракта передачи, включающей в себя по меньшей мере обработку для коррекции ошибки, вызываемой в упомянутом тракте передачи; и
записывающий блок, выполненный с возможностью записи сигнала, подвергаемого декодирующей обработке для тракта передачи;
при этом сигнал, получаемый по тракту передачи, является сигналом, получаемым посредством выполнения по меньшей мере кодирования для коррекции ошибок для коррекции ошибки, вызываемой в тракте передачи;
причем кодирование для коррекции ошибок включает в себя LDPC-кодирование;
при этом блок обработки декодирования для тракта передачи включает в себя:
М вычислительных средств, выполненных с возможностью одновременного выполнения в отношении Q узлов, причем М равно или больше Q, вычисления контрольного узла и вычисления переменного узла для декодирования LDPC-кода, и
средства циклического сдвига, выполненные с возможностью циклического сдвига Q сообщений, соответствующих Q ветвям, получаемым в результате вычисления Q контрольных узлов или вычисления Q переменных узлов для другого из этих двух вычислений, подлежащего выполнению следующим;
при этом средства циклического сдвига включают в себя:
многорегистровый циклический сдвигатель, выполненный с возможностью выполнения циклического сдвига М блоков для циклического сдвига параллельных данных, состоящих из М порций входных данных, с тем чтобы вывести М порций сдвиговых данных, и
схему выбора, выполненную с возможностью выбора М порций сдвиговых данных, выводимых многорегистровым циклическим сдвигателем, в качестве М порций выходных данных, получаемых циклическим сдвигом М порций входных данных;
при этом в случае Q равно М,
осуществления вычислительными средствами вывода М сообщений,
и циклического сдвига параллельных данных, состоящих из упомянутых М порций входных данных, причем в качестве М порций входных данных служат М сообщений,
схема выбора выполнена с возможностью выбирать и выводить в качестве выходных данных с первой по М-ю порцию сдвиговые данные с первой по М-ю порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем;
а в случае Q равно N, меньшему, чем М,
осуществления вычислительными средствами вывода N сообщений,
и циклического сдвига параллельных данных, состоящих из N порций входных данных, на величину k сдвига, меньшую, чем N, в качестве N порций входных данных,
схема выбора выполнена с возможностью выбирать и выводить в качестве выходных данных с первой по (N-k)-ю порцию сдвиговые данные с первой по (N-k)-ю порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем, и
выбирать и выводить в качестве выходных данных с (N-k+1)-й по N-ю, порцию сдвиговые данные с (N-k+1)+(M-N))-й по (N+(M-N))-ю порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем.

12. Приемная система, содержащая:
средства получения, выполненные с возможностью получения сигнала по тракту передачи; и
блок обработки декодирования для тракта передачи, выполненный с возможностью подвергать сигнал, получаемый по тракту передачи, декодирующей обработке для тракта передачи, включающей в себя по меньшей мере обработку для коррекции ошибки, вызываемой в тракте передачи;
при этом сигнал, получаемый по тракту передачи, является сигналом, получаемым посредством выполнения по меньшей мере кодирования для коррекции ошибок для коррекции ошибки, вызываемой в тракте передачи;
причем кодирование для коррекции ошибок включает в себя LDPC-кодирование;
при этом блок обработки декодирования для тракта передачи включает в себя:
М вычислительных средств, выполненных с возможностью
одновременного выполнения в отношении Q узлов, причем М равно или больше Q, вычисления контрольного узла и вычисления переменного узла для декодирования LDPC-кода, и
средства циклического сдвига, выполненные с возможностью выполнения циклического сдвига Q сообщений, соответствующих Q ветвям, получаемым в результате вычисления Q контрольных узлов или вычисления Q переменных узлов для другого из этих двух вычисления, подлежащего выполнению следующим;
при этом средства циклического сдвига включают в себя:
многорегистровый циклический сдвигатель, выполненный с возможностью выполнения циклического сдвига М блоков для циклического сдвига параллельных данных, состоящих из М порций входных данных, с тем чтобы вывести М порций сдвиговых данных, и
схему выбора, выполненную с возможностью выбора М порций сдвиговых данных, выводимых многорегистровым циклическим сдвигателем, в качестве М порций выходных данных, получаемых циклическим сдвигом М порций входных данных;
при этом в случае Q равно М,
осуществления вычислительными средствами вывода М сообщений,
и циклического сдвига параллельных данных, состоящих из М порций упомянутых входных данных, причем в качестве упомянутых М порций входных данных служат М сообщений,
схема выбора выполнена с возможностью выбирать и выводить в качестве выходных данных с первой по М-ю порцию сдвиговые данные с первой по М-ю порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем;
а в случае Q равно N, меньшему, чем М,
осуществления вычислительными средствами вывода N сообщений,
и циклического сдвига параллельных данных, состоящих из упомянутых N порций входных данных, на величину k сдвига, меньшую, чем N, в качестве N порций входных данных,
схема выбора выполнена с возможностью выбирать и выводить в качестве выходных данных с первой по (N-k)-ю порцию сдвиговые данные с первой по (N-k)-ю порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем,
и выбирать и выводить в качестве выходных данных с (N-k+1)-й по N-ю порцию сдвиговые данные с (N-k+1)+(M-N))-й по (N+(M-N))-ю порцию от начала в направлении циклического сдвига, выполняемого многорегистровым циклическим сдвигателем.

Изобретение относится к способам декодирования информационной последовательности из данных, закодированных посредством добавления к информационной последовательности избыточной последовательности, используемой для исправления ошибок.

Способ и устройство кодирования с исправлением ошибок // 2408979

Изобретение относится к способу и устройству блочного кодирования с исправлением ошибок, более конкретно к способу и устройству для кодирования с проверкой на четность с низкой плотностью.

Устройство декодирования и устройство приема // 2391774

Изобретение относится к устройству декодирования для исправления блочных ошибок, более точно оно относится к устройству декодирования для кодов с контролем четности низкой плотности и устройству приема, включающему в себя устройство декодирования.

Устройство кодирования с исправлением ошибок и способ кодирования с исправлением ошибок, используемый в нем // 2373641

Устройство декодирования циклического кода хемминга // 2270521

Изобретение относится к области вычислительной техники и может быть использовано в устройствах передачи дискретной информации. .

Устройство для декодирования недвоичных неразделимых кодов // 1527716

Изобретение относится к вычислительной технике и технике связи. .

Кодер // 1474855

Изобретение относится к электросвязи и может использоваться в системах передачи информации. .

Устройство для коррекции ошибок в кодах хеминга // 1443177

Изобретение относится к вычислительной технике и может быть использовано для коррекции ошибок при тфанении информации или передачи ее по каналу связи. .

Устройство для кодирования и декодирования информации // 1418913

Устройство для коррекции сбоев в циклических кодах // 1401612

Изобретение относится к автоматике и вычислительной технике. .

Формирователь кода хэмминга // 2526769

Изобретение относится к кодирующим устройствам помехоустойчивого кода, обеспечивающим восстановление передаваемой по каналу связи информации после ее искажений под действием помех. Техническим результатом является упрощение схемной реализации кодирующего устройства и формирование на выходе устройства кода Хэмминга, позволяющего получить проверочное число, равное номеру искаженного элемента. Устройство содержит n-разрядный последовательно-параллельный сдвигающий регистр, первый элемент ИЛИ, первый и второй триггеры, элемент «исключающее ИЛИ», первый элемент И, формирователь проверочных элементов кода, включающий счетчик, второй элемент ИЛИ, триггеры и логические элементы И. 1 ил.

Устройство кодирования, способ конфигурирования кода с исправлением ошибок и программа для них // 2527207

Изобретение относится к средствам кодирования. Технический результат заключается в уменьшении области хранения, требуемой для хранения множества кодов контроля четности с низкой плотностью. Устройство кодирования содержит модуль генерирования проверочной матрицы, который генерирует блочную проверочную матрицу; и модуль кодирования, который генерирует и выдает кодовое слово из входного сообщения посредством проверочной матрицы. Модуль генерирования проверочной матрицы включает в себя: блок назначения порядка, который предписывает значения функции блочной проверочной матрицы посредством коэффициентов самодвойственного многочленного выражения; блок определения распределения веса, который предписывает количество компонентов, которые являются ненулевыми матрицами, из числа компонентов каждого блока блочной проверочной матрицы с использованием шаблона маски; первый блок изменения порядка, который рассматривает сумму компонентов k_r-го строчного блока блочной проверочной матрицы в качестве матрицы циклической перестановки; и второй блок изменения порядка, который предписывает количество компонентов строчного блока, которые являются ненулевыми матрицами, из числа компонентов каждого строчного блока, исключая упомянутый k_r-й строчный блок блочной проверочной матрицы. 3 н. и 5 з.п. ф-лы, 12 ил.

Формирование и применение кодовой подкниги кодовой книги кодирования с контролем ошибок // 2541168

Изобретение относится к способам беспроводной связи. Технический результат заключается в расширении области применения. Предложен способ кодирования и декодирования данных с использованием кода с контролем ошибок, содержащегося в кодовой книге G. Кодовая книга G является кодовой подкнигой кодовой книги P. Каждое кодовое слово g в кодовой подкниге G имеет амплитуду автокорреляции, которая отличается от и выше каждой амплитуды корреляции между g и каждым из остальных кодовых слов в кодовой подкниге G. В одном конкретном варианте осуществления, в котором кодовой книгой P является кодовая книга кода Рида-Мюллера, использование G вместо P уменьшает вероятность присутствия свыше одной максимальной амплитуды корреляции при вычислении метрики некогерентного решения в течение декодирования. 9 н. и 21 з.п. ф-лы, 17 ил.

Способ исправления ошибок при передаче информации биимпульсным кодом манчестер-ii и устройство его осуществления // 2566336

Изобретение относится к вычислительной технике и может быть использовано для обнаружения и исправления ошибок при передаче информации между частями распределенных вычислительных систем. Техническим результатом является повышение надежности передачи данных. Устройство содержит контроллер мультиплексных каналов информационного обмена, внутреннюю интерфейсную магистраль информационного обмена, ОЗУ, ПЗУ, устройство сброса, микропроцессор, преобразователи мультиплексного канала информационного обмена, приемопередатчики мультиплексного канала информационного обмена, трансформаторы гальванической развязки, устройства согласования мультиплексного канала информационного обмена, формирователь адреса оконечного устройства, преобразователь данных, формирователь команд управления, преобразователь вспомогательного мультиплексного канала информационного обмена, буферный формирователь, приемопередатчик вспомогательного мультиплексного канала информационного обмена, устройство программирования. 2 н.п. ф-лы, 2 ил.

Устройство обработки данных и способ обработки данных // 2574822

Изобретение относится к вычислительной технике. Технический результат заключается в повышении устойчивости кода LDPC к ошибкам. Устройство обработки данных содержит средство перестановки, выполненное с возможностью перестановки кодовых бит в количестве mb бит в соответствии с правилом назначения, используемым для назначения кодовых бит кода с низкой плотностью проверки на четность (LDPC) символьным битам, представляющим символ, и с возможностью установки кодовых бит после перестановки, в качестве символьных бит, когда кодовые биты кода LDPC, имеющего длину кода, равную N бит, записаны в направлении столбцов средства хранения, выполненного с возможностью хранения кодовых бит в направлении строк и в направлении столбцов, при этом код LDPC имеет длину N кода, равную 4320 бит, и кодовую скорость, равную 1/2, при этом, когда m бит являются четырьмя битами, целое число b равно двум и четыре бита из указанных кодовых бит преобразуют в одну из 16 сигнальных точек, определенных в системе с 16-уровневой квадратурной амплитудной модуляцией (16 QAM), в качестве одного символа, кодовые биты в количестве 4×2 бит группируют в три группы кодовых бит, а символьные биты в количестве 4×2 бит группируют в две группы символьных бит. 20 н.п. ф-лы, 158 ил.

Устройство обработки данных и способ обработки данных // 2595579

Группа изобретений относится к области передачи данных и может быть использована для кодирования/декодирования с использованием LDPC-кода. Техническим результатом является повышение устойчивости к ошибке данных. LDPC-код, имеющий кодовую длину, равную 16200 битов, и скорость кодирования, равную 1/3, модулируется с помощью 16QAM, если кодовый бит из 4×2 битов и (i+1)-ый бит из наиболее значимого бита символьных битов из 4×2 битов двух последовательных символов установлены в битах b#i и y#i, при этом демультиплексор выполняет перестановку для назначения битов b0, b1, b2, b3, b4, b5, b6 и b7 битам y6, y0, y3, y4, y5, y2, y1 и y7 соответственно. 8 н.п. ф-лы, 178 ил.

Устройство обработки данных и способ обработки данных // 2595581

Изобретение относится к устройству обработки данных и к способу обработки данных. Технический результат - повышение устойчивости данных к ошибке. Для этого в случае, когда код LDPC (проверки на четность низкой плотности), имеющий длину кода 16200 битов и скорость кодирования 8/15, отображают на 16 сигнальных точек, если (#i+1)-е биты из старших значащих битов знаковых битов для 4×2 битов и символьных битов для 4×2 битов из двух последовательных символов устанавливают в качестве битов b#i и y#i, соответственно, демультиплексор выполняет взаимную замену для выделения b0, b1, b2, b3, b4, b5, b6 и b7 для y0, y4, y3, y1, y2, y5, y6 и y7, соответственно. Настоящая технология может применяться в передающей системе и т.п., которая передает код LDPC. 12 н.п. ф-лы, 78 ил.

Устройство обработки данных и способ обработки данных // 2595585

Изобретение относится к устройствам и способам обработки данных. Технический результат - повышение устойчивости к ошибкам данных. Для этого когда заданный код LDPC (проверки четности с низкой плотностью), имеющий длину кода 16200 битов и скорость кода равную 8/15, отображают на 256 точек сигналов, при этом (#i+1)-ый бит, отсчитанный от самого верхнего бита из 8×1 знаковых битов, a (#i+1)-ый бит, отсчитанный от самого верхнего бита из 8×1 символьных битов одного символа выражены в качестве бита b#i и бита y#i соответственно, причем демультиплексор выполнен с возможностью перестановки для назначения бита b0 в качестве бита y2, бита b1 в качестве бита y6, бита b2 в качестве бита y1, бита b3 в качестве бита y0, бита y4 в качестве бита y7, бита b5 в качестве бита y5, бита b6 в качестве бита y3 и бита b7 в качестве бита y4. Настоящая технология может применяться, например, в системах передачи, которые передают коды LDPC. 4 н.п. ф-лы, 75 ил.

Способ оценки вероятности ошибки на бит по результатам декодирования кодовых слов // 2643571

Изобретение относится к области радиосвязи. Технический результат - повышение скорости передачи данных за счет оценки вероятности ошибки на бит при кодировании с помощью линейного блока помехоустойчивого кода. Способ оценки вероятности ошибки на бит, при котором источник сообщений формирует последовательность бит и передает ее на вход кодера, в котором с помощью линейного блокового кода кодируют последовательность, получая кодовое слово длиной n бит, а с выхода кодовое слово передают на вход модулятора, в котором осуществляют модуляцию и получают информационный сигнал, передают сигнал в канал связи, а с выхода канала связи передают сигнал на вход демодулятора, в котором получают принятую кодовую комбинацию, которая может содержать ошибки из-за наличия искажений в канале связи, передают кодовую комбинацию на вход декодера, в котором декодируют комбинацию и получают информационное слово, а также число q обнаруженных ошибок и с первого выхода декодера передают информационное слово на вход получателя сообщений, а со второго выхода декодера передают число q, равное количеству обнаруженных декодером ошибок в полученном кодовом слове, на вход блока проверки. 1 ил.