Статистический анализатор

 

О fl И (. А Н"И Е изоьеетиния

255658 тощ Соеетокиз

Социзлиотичеокиз

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Зависимое от авт. свидетельства ¹

Заявлено 13. I I I.1968 (№ 1225744/18-14) с присоединением заявки №вЂ”

Приоритет

Опубликовано 28.X.1969, Бюллетень № 33

Дата опубликования описания 19.I I I.1970

Кл. 42m3, 15/34

МПК б 06f

УДК 681.3:519.2(088.8) Комитет по делам изобретений и открытий прн Совете Министров

СССР

Автор изобретения

Б. Н. Бойко

Заявитель - Специальное конструкторское бюро биологического приборостроения

АН СССР

СТАТИСТИЧЕСКИЙ АНАЛИЗАТОР

Данное изобретение относится к области цифровой обработки информации.

Известны статистические анализаторы, содержащ ие входные преобразователи, устройства управления, оинхронизирующее устройство, адресный регистр, арифметический регистр, запоминающее устройство, преобр азователь код — аналог и осциллоскоп.

Предлагаемый анализатор отличается от известных тем, что к выходам и входам разрядов запоминающего устройства подключены входы .и выходы ячеек регистра сдвига, вход первой ячейки регистра сдвига соединен с выходом переполнения арифметического регистра, шина сдвига регистра через синхронизирующее устройство подключена к выходу переполнения адресного регистра запоминающего устройства и к таймерному устройству, а выходы всех ячеек регистра сдвига через суммирующий усилитель связаны со входами вертикального отклонения осциллоскопа. Это позволяет обеспечить непрерывную обработку информации и выдачу результатов обработки.

На фиг. 1 изображена блок-схема предлагаемого анализатора; на фиг. 2 — 3 графически поясняется метод интегрирования в существующем и предлагаемом анализаторах в фиксированный момент времени 1,; на фиг. 4 —,изображена вычисленная корреляционная функция существующим анализатором; на фиг. 5 — вычисленная корреляционная функция предлагаемым анализатором.

Предлагаемый анализатор (см. фиг. 1) содержит входные преобразователи 1, соединен5 ные с устройством 2 управления и таймерное устройство 8, имеющее два выхода с различной частотой следования импульсов. Один выход таймерного устройства соединен с устройством 2 управления, а второй — с устрой10 ством 2 управления и «единичным» входом триггера 4. Устройство 2 управления соединено с адресным регистром 5, арифметическим регистром б, запоминающим устройством 7 и входом схемы 8 совпадения, второй

15 вход которой соединен с «единичным» Bblxopoii триггера 4. Арифметический регистр своими входами и выходами соединен соответственно с выходами |и входами части разрядов запоминающего устройства 7, а выходом пе20 реполнения со входом первой ячейки регистра 9 сдвига, выходы параллельного кода «оторого соединены со входами другой части разрядов запоминающего устройства 7 и через суммирующий усилитель 10 со входом вср25 тикального отклонения осциллоскопа 11, а выходы другой части разрядов запоминающего устройства 7 соединены со входами соответствующих разрядов регистра 9 через диодный переключатель 12, имеющий два управляю30 щих входа — прямой передачи кодов, соеди3 пенный с «нулевым» выходом триггера 18, и передачи кодов со сдвигом на один разряд, соединенный с «единичным» выходом триггера 18. Нулевой вход триггера 18 соединен с выходом переполнения адресного регистра, а

«единичный» вход — с выходом схемы 8 совпадения. К «единичному» выходу триггера 18 подключен «нулевой» вход триггера 4. Выходы адресного регистра соединены с запоминающим устройством 7 и через преобразователь код — аналог 14 со входом горизонтального отклонения осциллоскопа 11.

Регистр 9 сдвига и диодный переключатель

12 образуют сдвиговый регистр, управляемый триггером 18. Разряды всех ячеек запоминающего устройства 7 разбиты на две части: первая (младшие разряды) — соединена с арифметическим регистром б, работает так, как и в известном анализаторе; вторая (старшие разряды) — с регистром 9 и диодным переключателем 12 таким образом, что когда триггер 18 находится в «нулевом» состоянии, перепись кода из запоминающего устройства

7 в оегистр 9 и обратно осуществляется без сдвига, а когда триггер 18 находится в «единичном» состоянии, то запись кода из запоминающего устройства 7 в регистр 9 осуществляется со сдвигом на один разряд в сторону старших разрядов, при этом в первую ячейку регистра 9 записывается «нуль», а значение старшего разряда кода, считываемого из запоминающего устройства «вытирается», и в результате при прямой обратной переписи кода пз регистра 9 в запоминающее устройство 7 код оказывается сдвинутым а один разряд в сторону старших разрядов.

Все режимы статистической обработки информации в связи. с порядком доступа к ячейкам запоминающего устройства могут быть разбиты на два класса — режим с последовательным циклическим опросом ячеек запоминающего устройства (как, например, в режиме накопления) и режим с произвольным опросом ячеек (как, например, построение функций плотности р аспределения вероятностей) .

В режиме с последовательным циклическим опросом ячеек запоминающего устройства работа преобразователя 1, устройства управления 2, таймерного устройства 8, адресного регистра 5, арифметического регистра б и части разрядов запоминающего устройства 7, соединенной с арифметическим регистром б, а так>не преооразователя Kop — аналог 14 H осциллоскопа 11 не отличается от работы соответствующих устройств в известном анализаторе.

Информация из первой части разрядов запоминающего устройства во вторую часть передается, как следует, из блок-схемы в виде импульсов переполнения арифметического регистра, которые можно рассматривать как приращения вычисляемого интеграла. Величина приращения, его масштаб, зависит от об ьсма арифметического регистра, т. е. QT

255658 номера разряда, с которого снимается им° пульс переполнения. Подключая выход переполнения к различным разрядам арифметического регистра, можно менять величину эле5 ментарного приращения интеграла. Количество импульсов переполнения, подсчитанное на определенном временном интервале длиной

Т, т. е, сумма приращений интеграла на интервале, дает значение интеграла на этом

10 интервале.

Величина интервала интегрирования Т для предлагаемого анализатора равна произведению интервала между импульсами на втором выходе таймерного устройства и количества

15 ячеек в регистре 9. Количество ячеек в регистре определяет и возможную точность вычисления интеграла, так как оно равно максимальному количеству элементарных приращений интеграла, т. е. количеству дискрет, на

20 которые квантуется интеграл.

В режиме с последовательным циклическим опросом ячеек в конце каждого цикла опроса на «нулевой» вход триггера 18 поступает импульс с выхода переполнения адресного реги25 стра 5, и если в начале следующего цикла не поступает импульс HB «единичный» вход этого триггера, то триггер 18 остается в «нулевом» состоянии, осуществляя прямую регенерацию кода во второй группе разрядов запо50 минающего устройства 7 через диодный переключатель 12 и регистр 9.

В арифметическом регистре в этом цикле продол>кается:вычисление приращений интеграла для всех ячеек. При достижении заданной величины приращения в какой-либо ячейке запоминающего устройства на выходе переполнения арифметического регистра б появится импульс, который запишется в первую ячейку регистра 9, в которой после предыду40 щего сдвига хранился нулевой код, а остаток прир ащения продолж ает суммироваться с информацией, поступающей на вход арифметического регистра б для образованиия нового приращения интегр ал а. Это устр аняет воз45 можность накопления ошибки. При появлении очередного импульса на втором выходе таймерного устройства 8 триггер 4 ставится в «единичное» состояние, «запоминая» этот импульс. Схема 8 совпадения триггером 4

50 подготавливается к открытию. При начале следующего цикла импульс начала цикла, выдаваемый устройством 2 управления, проходит через схему 8 совпадения, устанавливает триггер 18 в «единичное» состояние, а триг55 гер 4 сигналом с единичного выхода триггера переводится в «нулевое» состояние. Таким образом, если в какой-либо момент предыдущего цикла был выдан импульс со второго выхода таймерного устройства 8, то в начале

60 следующего цикла триггер 18 устанавливается в единичное состояние, в котором остается до конца этого цикла, и в течение этого ц икла во всех ячейках запоминающего устройства 7 коды второй части разрядов сдви65 гаются на один разряд.

255658

Пр и такой работе второй части разрядов в них запоминаются приращения в порядке »v поступления: в первом разряде — вновь поступившее, во втором — поступившие перед этим и т. д. и в последнем разряде — те, с момента поступления которых в момент прихода очередного нового приращения пройдет интервал T. При последующем сдвиге код, хранившийся в старшем разряде, «забывается», на его место поступает код из предыду- 10 щего разряда, а первая ячейка,подготавливается для приема очередного значения приращения интеграла. Если приращение поступает до следующего сдвига, в первую ячейку регистра 9 записывается, «единица», если оно не поступит, то при сдвиге из первой ячейки во вторую перепишется нуль. Таким образом, количество единиц во второй части разрядов любой ячейки запоминающего устройства всегда равно сумме приращений вычисляемо- 20 го интеграла на интервале интегрирования Т, который «перемещается» вдоль оси времени.

Суммирующий усилитель 10 имеет количество входов, равное числу ячеек в регистре 9. Если все входы суммирующего усилителя равно- 25 ценны, то он работает как преобразователь

«код — аналог» с одинаковым «весом» всех разрядов. Напряжение на его выходе прямо пропорционально количеству единиц в регистре 9, т. е. значению интеграла на интервале н0

Т, взятому с прямоугольной весовой функ-. цией забывания, т. е. с равноценным вкладом каждого приращения в значение интеграла, независимо от момента поступления в пределах интервала Т. Изменение «весовых» значе- 35 ний входов суммирующего усилителя позволяет получить любую форму весовой функции забывания. . В режиме с произвольным порядком опроса ячеек запоминающего устройства работа 40 ,предлагаемого анализатора отличается от работы с последовательным циклическим опросом только тем, что по импульсу, поступающему со второго выхода таймерного устройства 3 на устройство 2 управления, последнее 45 организует один цикл последовательного опроса ячеек запоминающего устройства, в течение которого осуществляется сдвиг кодов во второй части разрядов аналогично описанному выше, после чего обработка продолжа- 50 ется обычным образом до прихода следующего импульса со второго выхода таймерного устройства.

Таким образом, во всех ячейках предлагаемого анализатора методом суммирования,при- 55 ращений осуществляется вычисление текущего интеграла вида

1 (t, Т) = j = (! (!)) Л вЂ” т с точностью до дискреты, где t — время отсчитываемое с момс1:тл llaчала обработки:

Т вЂ” заданный интервал интсгрпровлппя:

1(/, Т) — значение !1нтегрлла, ьы шслснного на интервале от t — T до t в момспт времени 1„.; х(1) — исследуемый процесс. поступ»!ощ!!!! на вход;

y(x(t)) — подынтеграль tat! функция, впд которой определяется режимом обр»боткп.

Таким образом, если известный лнллпзл1ор

ВЫ 1!!сляет стат!Iстичес! пе характер!!стпк!1, интегрируя на интервале О+l (см. фиг. 2), то предлагаемый осуществляст интегрирование на интервале (t — Т) t. т. с, !1» интервале длиной Т, перемещающемся вдоль оси времени (как показано на фпг. 3), В рсзультатс характеристи!кa. Haltp»x!ep, коррел!!11!!о!!и!!!! функц11я, выдав лсм ая cv ùсствуlоlц!1м лll;11! Iзатором, имеет впд. изображенный пл фпг. -1. а предлагаемый анализатор выдает информацию об пзменешш всей корреляционной фуltкции во времени (фиг. 5): корреляционная функция в пропзвольнь. и момент времени t, имеет вид !о сечению А и кривая измснсппя значения корреляционный функции во времени для произвольного аргумента т, Ili!ceT впд по сечению Б.

Пред IcT пзобрете11;!я

Статистический анализатор, содержащш! входные преобразователи, устройства управления, спнхронизирующее устройство, адресш,ш регистр, арифметический регистр, запоминающее устройство, таймерное устройство..преобразователь код — аналог и осцнллоскоп. от !ичающийся тем, что, с целью обеспечения непрерывной обработки информации и выдачи результатов обработки, к выходам !! входам разрядов запоминающего устройства подключены входы н выходы ячеек рсгистр» сдвига, вход первой ячейки регистр", сдв!!гл соединен с выходом переполнения арифметического регистра, шина сдвига регистра через синхронизирующее устройство подключена к выходу переполнения адресного рсгпстрл запоминающего устройства и к таймерному устройству, а выходы всех ячеек рег!!Стра сдвига через суммирующий усилитель связаны со входами вертикального отклонения осцпллоскоп а.

255658

<Г«)

Фиг.5

Составитель А. А. Плащин

Редактор T. В. Данилова Техред Л Я. Левина Корректор А. С. Колабин

Заказ 504/10 Тираж 480 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва Ж-35, Раушская наб., д. 4, 5

Типография, пр. Сапунова, 2