Двоичный вычитатель

Изобретение относится к вычислительной технике. Технический результат заключается в обеспечении формирования двоичного кода разности двух четырехразрядных двоичных чисел, задаваемых двоичными сигналами, и формирования бита, определяющего ее знак. Двоичный вычитатель содержит тринадцать элементов исключающее ИЛИ и десять элементов И. 1 ил., 1 табл.

 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны двоичные вычитатели (см., например, рис.9.9б на стр. 219 в книге Токхейм Р. Основы цифровой электроники. М.: Мир, 1988г.), которые содержат логические элементы и формируют двоичный код разности двух одноразрядных двоичных чисел, задаваемых двоичными сигналами, и бит, определяющий ее знак.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных двоичных вычитателей, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается обработка четырехразрядных двоичных чисел.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип двоичный вычитатель (патент РФ 2629453, кл. G06F7/50, 2017г.), который содержит восемь элементов исключающее ИЛИ, шесть элементов И и формирует двоичный код разности двух трехразрядных двоичных чисел, задаваемых двоичными сигналами, и бит, определяющий ее знак.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается обработка четырехразрядных двоичных чисел.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения формирования двоичного кода разности двух четырехразрядных двоичных чисел, задаваемых двоичными сигналами, и формирования бита, определяющего ее знак.

Указанный технический результат при осуществлении изобретения достигается тем, что в двоичном вычитателе, содержащем восемь элементов исключающее ИЛИ и шесть элементов И, первый вход r-го () элемента исключающее ИЛИ соединен с r-ым входом двоичного вычитателя, первый выход которого соединен с выходом первого элемента исключающее ИЛИ, особенность заключается в том, что в него дополнительно введены пять элементов исключающее ИЛИ и четыре элемента И, первый вход и выход i-го () элемента исключающее ИЛИ и выходы седьмого, четвертого элементов И соединены соответственно с вторым и первым входами i-го элемента И и первым, вторым входами одиннадцатого элемента исключающее ИЛИ, выход r-го и первый вход ()-го, выход j-го () и первый вход ()-го элементов И соединены соответственно с первым и вторым входами ()-го, первым и вторым входами ()-го элементов исключающее ИЛИ, выход восьмого и первый вход девятого элементов И, первый вход ()-го и выход ()-го элементов исключающее ИЛИ соединены соответственно с первым и вторым входами десятого элемента исключающее ИЛИ, выходом ()-го элемента И и вторым входом ()-го элемента исключающее ИЛИ, а второй вход r-го и первый, второй входы четвертого элементов исключающее ИЛИ соединены соответственно с ()-ым и четвертым, восьмым входами двоичного вычитателя, второй, третий, четвертый и пятый выходы которого соединены соответственно с выходами пятого, восьмого, десятого и тринадцатого элементов исключающее ИЛИ.

На чертеже представлена схема предлагаемого двоичного вычитателя.

Двоичный вычитатель содержит элементы исключающее ИЛИ 11,…,113 и элементы И 21,…,210, причем первый вход и выход элемента 1i () и выходы элементов 27, 24 соединены соответственно с вторым и первым входами элемента 2i и первым, вторым входами элемента 111, выходы элементов 2r (), 1r+1 и выходы элементов 2j (), 1j+1 соединены соответственно с первым, вторым входами элемента 1r+4 и первым, вторым входами элемента 1j+3, выходы элементов 28, 19 и первый, второй входы элемента 1j+7 соединены соответственно с первым, вторым входами элемента 110 и выходами элементов 2j+4, 1j+6, а первый, второй входы элемента 1r и первый, второй входы элемента 14 соединены соответственно с r-ым, ()-ым и четвертым, восьмым входами двоичного вычитателя, первый, второй, третий, четвертый и пятый выходы которого соединены соответственно с выходами элементов 11, 15, 18, 110 и 113.

Работа предлагаемого двоичного вычитателя осуществляется следующим образом. На его первый,…,четвертый и пятый,…,восьмой входы подаются соответственно двоичные сигналы и , которые задают подлежащие обработке четырехразрядные двоичные числа , , причем и определяют значения старших и младших разрядов соответственно. Поскольку наборы 00 и 11 значений сигналов (), являются равноценными для элементов 1k, 2k, достаточно рассмотреть функционирование предлагаемого вычитателя для следующих наборов значений этих сигналов: 00, 01, 10. В представленной ниже таблице приведены значения выходных сигналов предлагаемого вычитателя, полученные с учетом работы его элементов для всех возможных комбинаций указанных наборов.

00 00 00 00 00000 01 01 10 00 10110
00 00 00 01 11111 01 01 10 01 10101
00 00 00 10 00001 01 01 10 10 10111
00 00 01 00 11110 01 10 00 00 11100
00 00 01 01 11101 01 10 00 01 11011
00 00 01 10 11111 01 10 00 10 11101
00 00 10 00 00010 01 10 01 00 11010
00 00 10 01 00001 01 10 01 01 11001
00 00 10 10 00011 01 10 01 10 11011
00 01 00 00 11100 01 10 10 00 11110
00 01 00 01 11011 01 10 10 01 11101
00 01 00 10 11101 01 10 10 10 11111
00 01 01 00 11010 10 00 00 00 01000
00 01 01 01 11001 10 00 00 01 00111
00 01 01 10 11011 10 00 00 10 01001
00 01 10 00 11110 10 00 01 00 00110
00 01 10 01 11101 10 00 01 01 00101
00 01 10 10 11111 10 00 01 10 00111
00 10 00 00 00100 10 00 10 00 01010
00 10 00 01 00011 10 00 10 01 01001
00 10 00 10 00101 10 00 10 10 01011
00 10 01 00 00010 10 01 00 00 00100
00 10 01 01 00001 10 01 00 01 00011
00 10 01 10 00011 10 01 00 10 00101
00 10 10 00 00110 10 01 01 00 00010
00 10 10 01 00101 10 01 01 01 00001
00 10 10 10 00111 10 01 01 10 00011
01 00 00 00 11000 10 01 10 00 00110
01 00 00 01 10111 10 01 10 01 00101
01 00 00 10 11001 10 01 10 10 00111
01 00 01 00 10110 10 10 00 00 01100
01 00 01 01 10101 10 10 00 01 01011
01 00 01 10 10111 10 10 00 10 01101
01 00 10 00 11010 10 10 01 00 01010
01 00 10 01 11001 10 10 01 01 01001
01 00 10 10 11011 10 10 01 10 01011
01 01 00 00 10100 10 10 10 00 01110
01 01 00 01 10011 10 10 10 01 01101
01 01 00 10 10101 10 10 10 10 01111
01 01 01 00 10010
01 01 01 01 10001
01 01 01 10 10011

Согласно представленной таблице имеем , где - четырехразрядное двоичное число, задаваемое двоичными сигналами ( и определяют значения старшего и младшего разрядов соответственно), причем если число D является положительным либо , то , если отрицательным, то и оно представлено в дополнительном коде.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый двоичный вычитатель обладает более широкими по сравнению с прототипом функциональными возможностями, так как формирует двоичный код разности двух четырехразрядных двоичных чисел, задаваемых двоичными сигналами, и бит, определяющий ее знак.

Двоичный вычитатель, содержащий восемь элементов исключающее ИЛИ и шесть элементов И, причем первый вход r-го () элемента исключающее ИЛИ соединен с r-ым входом двоичного вычитателя, первый выход которого соединен с выходом первого элемента исключающее ИЛИ, отличающийся тем, что в него дополнительно введены пять элементов исключающее ИЛИ и четыре элемента И, первый вход и выход i-го () элемента исключающее ИЛИ и выходы седьмого, четвертого элементов И соединены соответственно с вторым и первым входами i-го элемента И и первым, вторым входами одиннадцатого элемента исключающее ИЛИ, выход r-го и первый вход ()-го, выход j-го () и первый вход ()-го элементов И соединены соответственно с первым и вторым входами ()-го, первым и вторым входами ()-го элементов исключающее ИЛИ, выход восьмого и первый вход девятого элементов И, первый вход ()-го и выход ()-го элементов исключающее ИЛИ соединены соответственно с первым и вторым входами десятого элемента исключающее ИЛИ, выходом ()-го элемента И и вторым входом ()-го элемента исключающее ИЛИ, а второй вход r-го и первый, второй входы четвертого элементов исключающее ИЛИ соединены соответственно с ()-ым и четвертым, восьмым входами двоичного вычитателя, второй, третий, четвертый и пятый выходы которого соединены соответственно с выходами пятого, восьмого, десятого и тринадцатого элементов исключающее ИЛИ.



 

Похожие патенты:

Изобретение относится к области радиотехники и аналоговой микроэлектроники и может быть использовано в быстродействующих аналоговых и аналого-цифровых интерфейсах для обработки сигналов датчиков. Технический результат заключается в повышении быстродействия устройств преобразования информации.

Изобретение относится к цифровой вычислительной технике и может быть использовано при создании устройств, использующих функции ИСКЛЮЧАЮЩЕЕ-ИЛИ и(или) ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ, например, в схемах контроля четности и(или) нечетности и других многоразрядных цифровых устройств. Техническим результатом изобретения является повышение быстродействия 4-входового вентиля ИСКЛЮЧАЮЩЕЕ-ИЛИ, и повышение надежности за счет уменьшения его динамического тока потребления.

Изобретение относится к цифровой вычислительной технике и может быть использовано при создании устройств, использующих функции ИСКЛЮЧАЮЩЕЕ-ИЛИ и(или) ИСКЛЮЧАЮЩЕЕ-ИЛИ-НЕ, например, в схемах контроля четности и(или) нечетности и других многоразрядных цифровых устройств. Техническим результатом изобретения является повышение быстродействия 4-входового вентиля ИСКЛЮЧАЮЩЕЕ-ИЛИ, и повышение надежности за счет уменьшения его динамического тока потребления.

Изобретение относится к области радиотехники и аналоговой микроэлектроники и может быть использовано в быстродействующих аналоговых и аналого-цифровых интерфейсах для обработки сигналов датчиков. Технический результат заключается в повышении быстродействия за счет осуществления преобразования информации в токовой форме сигналов.

Изобретение относится к области радиотехники. Технический результат: создание токового порогового троичного элемента «Минимум», в котором внутреннее преобразование информации производится в токовой форме сигналов, что позволяет повысить быстродействие.

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике и может быть использовано в блоках вычислительной техники, содержащих сумматоры чисел. Техническим результатом является повышение нагрузочной способности устройства.

Изобретение относится к области радиотехники и аналоговой микроэлектроники и может быть использовано в быстродействующих аналоговых и аналого-цифровых интерфейсах для обработки сигналов датчиков. Технический результат заключается в повышении быстродействия устройств преобразования информации.

Изобретение относится к вычислительной технике и может быть использовано как средство арифметической обработки дискретной информации. Техническим результатом является обеспечение формирования двоичного кода разности трех двоичных чисел, задаваемых двоичными сигналами, и формирования бита, определяющего ее знак, а также уменьшение схемной сложности устройства.

Изобретение относится к области радиотехники и аналоговой микроэлектроники и может быть использовано в быстродействующих аналоговых и аналого-цифровых интерфейсах для обработки сигналов датчиков. Техническим результатом является создание токового порогового логического элемента «Неравнозначность», в котором внутреннее преобразование информации производится в токовой форме сигналов, что позволяет повысить быстродействие устройств преобразования информации.

Изобретение относится к области радиотехники и аналоговой микроэлектроники и может быть использовано в быстродействующих аналоговых и аналого-цифровых интерфейсах для обработки сигналов датчиков. Техническим результатом является создание токового порогового логического элемента «Неравнозначность», в котором внутреннее преобразование информации производится в токовой форме сигналов, что позволяет повысить быстродействие устройств преобразования информации.

Изобретение относится к устройствам для генерации истинно случайных чисел, включающих в себя цифровую хаотически осциллирующую автономную булеву сеть в качестве источника энтропии. Техническим результатом является увеличение скорости генерации истинно случайных чисел при снижении потребляемой энергии.
Наверх