Декодирующее устройство п-разрядной кодо"в6йкомбинации

 

O ll И С А Н И Е 294249

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ, Союз Соеетслик

Социалистическими

Республик

Зависимое от авт. свидетельства №вЂ”

Заявлено 02.VI.1967 (№ 1163577/26-9) с присоединением заявки №вЂ”

Приоритет

Опубликовано 26.1.1971. Бюллетень ¹ 6

Дата опубликования описания 24.111.1971

МПК Н 03k 13134

Комитет по делам изобретений и открытий при Сосете Министрое

СССР

УДК 621.376.5(088.8) Авторы изобретения

В. М. Чесовник, Д. И. Ройзенвасер и Ю. И. Наконечный

Заявитель

ДЕКОДИРУЮЩЕЕ УСТРОЙСТВО и-РАЗРЯДНОЙ КОДОВОЙ

КОМБИ НАЦИ И

Изобретение относится к области техники дискретной связи и может быть применено в приемных устройствах дискретных систем связи.

Известны устройства, обеспечивающие селекцию искаженных кодовых групп и не требующие цикловой синхронизации.

Однако эти устройства не обеспечивают декодирование кодовых групп при наличии в них сбоев.

Целью изобретения является обеспечение декодирования кодовой комбинации с «р» ошибками.

Это достигается тем, что в устройство введено Р регистров сдвига, каждый последующий из которых имеет на один разряд меньше, и выходы их разрядов кроме последнего соединены поразрядно через селекторы ошибки, настроенными на обратный код, со входами одноименных разрядов каждого следующего регистра, а выходы последних разрядов всех регистров сдвига соединены со входами многовходовых схем сборки.

На чертеже приведена функциональная схема селектора и-разрядных кодовых групп с

Р допустимыми сбоями, где 1, 2, 8,..., Кь

Кз,..., n-2, и-1 — разряды регистров сдвига и селекторы сбоя, производящие селекцию соответствующих разрядов кодовой группы;

l, 2, 3,..., P+1 —; 1а, 2а,..., Ра — наборы ячеек памяти со схемами приема и выдачи информации, являющиеся селекторами сбоев; 4 — ячейки памяти со схемами приема и выдачи информации; 5, б— схемы совпадения (логическое «И»); 7, 8— схема разделения (логическое «ИЛИ»);

9 — в ; 10 — вход обратного кода; 11 — выход устройства; n — число разрядов кода; К вЂ” текущее значение n; P— число допустимых сбоев в кодовой группе

Р<п, Регистр сдвига 1 служит для селекции кодовой группы, называемой в дальнейшем из15 ложении кодом, в случае отсутствия в ней сбоев. Регистры сдвига 2, 8,..., Р+1 служат для селекции кода, имеющего соответственно

1, 2,..., P сбоев. Ячейки памяти из наборов

la, 2а,..., Ра являются селекторамц сбоев

20 соответствующих разрядов кода в l, 2,..., P регистрах сдвига и в случае сбоя в К-м разряде кода передают функцию селекции кода из i-го в (i+1) -й регистр сдвига селектора (при i-м сбое кода), где i=1, 2,..., P.

1-1а входы разрядов регистров сдвига

1+(P+1) подается прямой код 9, а на входы селекторов сбоев наборов lа+Ра — обратный код 10.

Схемы совпадения 5, 6 служат для селекции

30 и-ro разряда кода. На схему совпадения 5

294249

2 3

Составитель А. Мерман

Текред Л. Я. Левина Корректор О. М. Ковалева

Редактор E. Г. Гончар

Изд. № 278 Заказ 622/4 Тираж 473 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская паб., д. 4/5

Типография, пр. Сапунова, 2 подается прямой код 9, а на схему совпадения б — обратный код 10. На второй вход схемы совпадения 5 подаются через схему разделения 8 выходы 1+(P+I) регистров сдвига и всех селекторов сбоев (n — 1)-го разряда кода — всего 2Р+1 выход.

На второй вход схемы совпадения б через схему разделения 7 подаются выходы регистров сдвига 1+Р и селекторов сбоев (n — 1) -ro разряда наборов 1а+(Р— 1)а, так как схема совпадения б является селектором сбоя в и-м разряде кода, а наличие сигнала из выхода (P+1)-ro регистра сдвига или селектора сбоя (n — 1)-го разряда набора Ра свидетельствует о том, что допуск на сбои исчерпан в предыдущих разрядах (1 —:и — 1).

Выходы схем совпадения объединяются схемой «ИЛИ». На выходе 11 сигнал приема кодовой группы появится только в том случае, если количество сбоев кодовой группы не превысит допустимого Р, на которое рассчитай селектор.

Предмет изобретения

Декодирующее устройство и-разрядной кодовой комбинации, содержащее приемный регистр сдвига на n — 1 разряд, блок селекторов ошибок по разрядам, схемы совпадения и многовходовые схемы сборки, отличающееся тем, что, с целью обеспечения декодирования кодовой комбинации с «р» ошибками, введена

«р» регистров сдвига, каждый последующий из которых имеет на один разряд меньше, и выходы их разрядов кроме последнего соединены поразрядно через селекторы ошибки, настроенными на обратный код, со входами одноименных разрядов каждого следующего регистра, а выходы последних разрядов всех регистров сдвига соединены со входами, упо20 мянутых многовходовых схем сборки.