Устройство для деления двоичных чисел

 

ОП И

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

33045l

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства №вЂ”

Заявлено 08.1Ч.1968 (.% 1231217/18-24) с присоединением заявки №вЂ”

Приоритет—

Опубликовано 2411.1972. Бюллетень № 8

Дата опубликования описания 24.IV.1972

М. Кл. G 061 7/39

Комитет по делам изобретений и открытий при Совете Министров

СССР

УДК 681.325.58(088.8) Авторы изобретения

В. Н. Лаут, А. В. Аваев, И. Д, Визун и М. А Головина

Заявитель

УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ДВОИЧНЫХ ЧИСЕЛ

Предлагаемое изобретение относится к цифровой вычислительной технике и может быть использовано при построении цифровыv вычислительных машин.

Известны устройства для деления двоичных чисел, содержащие сумматор, регистр делителя, буферный регистр и схемы анализ» знака.

В известном устройстве схема комбинационного сумматора для четырех разрядов с одним уровнем логики сложна и технически трудно выполнима. В таком комбинационном сумматоре много логических схем «И»вЂ”

«ИЛИ» с большим количеством входов, следствием чего является возрастание на элементы.

Цель изобретения — создание устройства деления двоичных чисел, в котором знак очередного остатка определяется путем анализа трех старших разрядов очередного остатка, включая первый знаковый, приведение переноса производится только в знаковом разрчхх де и анализируется код вида х, хх, где х — «О» или «1», с учетом действия, в результате которого получен анализируемый остаток, причем скорость предложенной cveмы равна скорости работы схемы с комбинационным сумматором на 4 разряда.

При построении схем анализа знака очередного остатка по трем старшим разрядам этого остатка исходили из следующих соображений: если к однорядному виду приводить только знаковые разряды и анализировать

5 код вида хх, Хх ...... переносы

vx...... сумма, то для такого кода: во-первых, после прибавления положительного нормализованного делителя к очередному сдвинутому остатку

1Р (вычитания отрицательного нормализованного делителя из очередного остатка) второй знак остатка всегда «!»; во-вторых, после вычитания положительного нормализованного делителя из очередного сдвинутого остатка

15 (прибавления отрицательного делителя к очередному остатку) второй знак всегда совпадает с первым.

В справедливости этого нетрудно убедиться, если перебрать комбинации кодов, даю20 щие после приведения в 4-.; старших разрядах коды: х х X х

11,00x.... 11,01х...., 11,10х...., 10,1)х....

00 00 01

25 (т. е. коды 11,00; 11,01; 1!,00 и т. д.) для отрицательного остатка и коды: х х х х

0,00х...., 00,01х....; 00,10x....; 00,11х..... для положительного остатка, сдвинуть эти зр коды на один разряд влево, прибавить к по330451

Зо

Положительный делитель

Отрицательный делитель

I а- А

<О С3

CCI о

2 аз

О

О Ы ! Я (g >Ц»

v О, о, П а са

v Lm о х

О «.

ы Н ао

Я

Ю

Я э ъ Я

1 2

4 5 хх

О,хх

1 1

1,1 1!

1,01

lх

1,1х

1,10

1() 1,00

l,0х ьн ю гр

О,хх

1,11

1,01

1х

I,lx

1,10

1,00

Ох

1,0х ложительному остатку код 11,0 х, к отрицательному код 00,1 х..... и в результате знаковые разряды привести к однорядному виду.

На основании вышесказанного можно ут. хх верждать, что если для кюда хх, хх в первом знаковом разряде нуль, то последующее действие совпадает с предыдущим. Действительно, если предыдущим действием было прибавление положительного нормализованного делителя, то, поскольку в этом случае второй знак остатка всегда «1», в знаковых разрядах будет код 10,00, т. е., полученный остаток отрицателен, и следующим действием должно быть снова прибавление положительного делителя. Если предыдущим действием было вычитание положительного делителя, то, поскольку в этом случае второй знак всегда совпадает с первым, в знаковых разрядах будет код 00, ....,, т. е. полученный остаток положителен и следующим действием будет опять вычитание положительного нормализованного делителя (для отрицательного делителя действия обратны вышеописанным) .

Кроме того, если первый знак «1», то второй знак обязательно будет «1», т. к. код

«0l» в знаковых разрядах получиться не может.

Таким образом, отпадает необходимость выработки второго знака остатка, что дает возможность упростить схему приведения переносов старших разрядов остатка и схему анализа знака остатка, если при определении следующего действия учитывать, результатом какого действия является анализируемый остаток. Таким образом, схема анализа вырабатывает сигналы, определяющие следующее действие по условиям, приведенным в таблице.

Нужно выделить в отдел у уппу все комбинации кодов, дающие в результате приведения переносов код 1,11 (т. е.

10 01 11 001

1,01; 1,10; 1,00; 1,11

5

В этих случаях знак остатка неизвестен н производится только сдвиг очередного остатка влево на один разряд.

На фиг. 1 приведена блок-схема предложенного устройства.

Код делимого к началу операции находится в параллельном сумматоре 1 без цепей сквозного переноса. Делитель засылается на регистр 2 делителя, где хранится в течение всей операции деления. Регистр 8 — буферный регистр, на который подается либо прямой, либо дополнительньш код делителя для сложения его с кодом делимого или îчередного остатка.

Характером передачи кода делителя с регистра 2 на регистр 8 управляют элеменI H

4, 5, включающие либо схемы «И» б для передачи делителя прямым кодом, либо схемь

«И» 7 для передачи делителя дополнительным кодом. На фиг. 1 условно показаны схемы передачи для одного разряда, причем каждый разряд регистра 2 может иметь парафазные выходы (либо в схемах имеются дополнительные инверторы) .

Схемы 8 анализа знака определяют срабатывание либо элемента 4, либо 5. На входы схем 8 подаются сигналы с выходом двух старших разрядов мантиссы с сумматора 1, сигналы с выходов знакового разряда регистра 2 делителя и сигнал с полусумматора 9, вырабатывающего сумму переноса и сигнал поразрядной суммы для первого знакового разряда. Схемы 8 работают по вышеописанному алгоритму, для запоминания предыдущего действия на их входы подаются сигналы с элементов 4, 5.

Для формирования составляющих частного служат регистры 10, 11, на входы младших разрядов которых подаются сигналы с выходов элементов 4, 5.

После получения двухрядного очередного остатка в сумматоре 1 в схемах 8 и 9 вырабатываются сигналы, определяющие характер передачи, за это время в сумматоре 1 производится сдвиг очередного остатка на один разряд влево.

По сигналам с элементов 4, 5 производит ся передача кода делителя на регистр 8, причем возможны три случая: передача прямым кодом, передача дополнительным кодом и отсутствие передачи, когда знак остатка неизвестен.

После появления на регистре 8 кода делителя производится сложение этого кода с кодом очередного остатка, в результате чего получается новый очередной остаток. Таков элементарный цикл работы устройства. После получения нового остатка цикл повторяется. Для формирования частного сигнал с выхода элемента 4 поступает на вход младшего разряда регистра 10, а сигнал с выхода элемента 5 — на вход младшего разряда регистра 11, после чего производятся сдвиги кода в регистрах 10 и 11 на один разряд вле330451 во, синхронно со сдвигом очередного остатка в сумматоре 1. В конце операции после получения заданного количества цифр частного код с регистров 10 и 11 передается в сумматор 1, где для вычисления истинного значения частного производится сложение кода, содержащегося в регистре 10, с дополнительным кодом составляющей частного в регистре 11.

Процесс определения знака очередногс остатка, а следовательно, и выполнение операции деления можно существенно ускорить, если суммирование кода старших разрядов очередного остатка с кодом старших разрядов делителя производить с опережением по отношению к суммированию полноразрядны; кодов. Для этого следует ввести дополнительные суммирующие схемы для трек cTBpulux разрядов очередного осгатка, включая двч старших разряда мантиссы и первый знаковый разряд. Зти c YeMbl должны управлятьсч сигналами, определяющими характер передачи кода с регистра делителя в буферный регистр, и в зависимости от этих сигналов

25 производить либо сложение двукрядного кода очередного остатка (в трек старших разрядах) с кодом трех старших разрядов делителя, либо вычитание кода трек старших разрядов делителя из очередного остатка, либо сдвиг кода трех старших разрядов остатка влево на один разряд, давая на выкохх дах во всех трех случаях код вида к, XX.

Применение опережаюгцего суммирования трех старших разрядов очередного остатка з устройстве деления, выполненном на элементах с двухфазным тактированием, дает возможность за каждый период тактирующего сигнала вырабатывать новый очередной остаток. Таким образом, в таком устройстве количество тактов (такт — период тактирующего сигнала), необходимое для получения частного, равно количеству разрядов част ного.

На фиг. 2 приведена функциональная схсма предложенного устройства.

Для получения очереднык остатков используется параллельный сумматор 1 без цепей сквозного переноса. Сумматор имеет две пары регистров — регистры 12, 18 поразря ных сумм и регистры 14, 15 поразрядных переносов. Код с выходов каждого разряд: регистров 14, 15 подается на треквходовы; сумматоры. На фиг, 2 условно показан пол 55 ный сумматор 16 для одного разряда. На третьи входы сумматоров подается код делителя с буферного регистра 8, на который выдается прямой или обратный код делителя регистра 2 делителя через логические схемы 60 типа «И» — «ИЛИ», управляемые сигналам

«характер передачи» с управляющих элементов 17. На фиг. 2 условно показана группа логических схем 18 для одного разряда. Двухрядный код с выходов сумматоров 1б подается на регистры 12, 18, выходы которых связаны со входами логическик схем «11» (19, 20 на фиг. 2), передающих код на регистры 14, 15 со сдвигом на один разряд влево.

Код старшик разрядов с регистров 12, 1, 3 с учетом последующего сдвига его на один разряд влево подается на входы суммирующих скем 21 сумматора 1, кроме того, на другие в оды этик скем заведены выходы трек старших разрядов регистра 2 делителя и сигналы «карактер передачи» с элементов 17.

Выходы схем 21 связаны со вкодами регистров 22, 28. Код с выходов регистров 22, 28 поступает íà входы скем анализа 8, с выкода которык сигнал «карактер передачи» подается на Bxogtbl управляющих элементов 17.

Для запоминания предыдущего действия

e:l IIYIIT 3JIPKIeHT 24, 8bIXO+bI кото 1эого CBH3213bl со вкодами скем 8. Выкоды регистров 22, 28 связаны со входамп комбинационного сумматора 25 для двух разрядов, с выходов которого выдается од порядный код на регистр 2С.

Регистр 2б является вспомогательным, его выходы связаны со входами схем 21, что дает возможность упростить логику схем 21.

Хранением кода в регистрак, сдвигами и работой суммирующик схем управляют два периодическик сигнала со скважностью 2 (С, и С. на фиг. 2), один из которы.; управляет хранением кода в одной паре регистров сумматора и работой логических схем, подключе.lubl ко входам каждого разряда этой пары регистров, а другой — хранением кода в другой наре регистров и работой логических скем на ик выкодак.

На фиг. 2 не показаны скемы «И», через которые осушествляется обратная связь, не сбходимая для хранения кода в каждом раз ряде регистра половину периода тактирующего сигнала. Но надо иметь в виду, что ко входам каждого разряда регистров, напри«ер, 14, 15 подключены через логические схемы «ИЛИ» еще скемы «И», на один из вкодов I QTopblx подан выкод соответстьующег.- разряда регистра 14 илп 15 и все этп схемы управляются сигналом Сь Лналогично хранением кода в регистрах 12, 18 управляет сигнал С, хранением в реп|стре 8 — сигнал

С1и т. д.

Очередной i-и остаток полтакта хранится в регистрак 14, 15 и в это время производится его суммирование в сумматорах 1б с прямым илп дополнительным кодом делителя, хранящегося полтакта в буферном регистре 8.

Следующие полтакта код нового (i+.1) -го очередного остатка кранптся в perltcTpax 12, 18 и работают с емы 19, 20, осуществляющие сдвиг этого (i+I)-го очередного остатка на один разряд влево.

Таким образом, через такт на регистрах

14, 15 появляется сдвинутый влево на один разряд (i + 1)-й очередной остаток. Чтооы к этому моменту на буферном регистре появился нужный код делителя (прямой или чополнительный), сигнал «характер переда330451 чи», определяющий действие с (i + 1) -м очередным остатком, должен появиться на полтакта раньше, т. е. одновременно с появлением на регистрах 12, 13 еще не сдвинутого влево (г + 1)-го очередного остатка. Поскольку знак остатка (сигнал «характер передачи») определяется путем анализа неполностью приведенного кода старших разрядов остатка, то этот код вырабатывается на полтакта раньше, чем в регистрах 12, И, т. е. схема 21 производит суммирование и неполное приведение кода трех старших разрядов на полтакта раньше, чем сумматоры lб.

Для этого код i-го очередного остатка берется с регистров 12, И с учетом последующего сдвига его влево, т. е. для вычисления поразряд ной суммы в и-м разряде (i + 1)-го очередного остатка нужно сложить (или вычесть) сумму и перенос в (и — 1)-м разряде

1-го очередного остатка с цифрой в и-м разряде делителя. Для вычисления переноса в и-й разряд (i + 1) -ro очередного остатка нужно сложить (или вычесть) сумму и перенос в (n — 2)-м разряде i-ro остатка с цифрой в (n — 1) -м разряде делителя. Поэтому на входы схем 21 подается код с разрядов регистров 12, 18, а также код с разрядов регистра делителя и сигналы «характер передачи», в зависимости от которы.: в схемах 21 производится либо сложение кодов старших разрядов i-ro очередного остатка с кодом старших разрядов делителя, либо вычитание кода старших разрядов делителя из кода старших разрядов i-го очередного остатка, либо сдвиг i-го очередного остатка на один разряд влево.

Схемы 21 вырабатывают приведенный код в первом знаковом разряде (i+1) -го очереднсго остатка, код поразрядных сумм в и-ом и (и — 1)-м разрядах и код поразрядных переносов в и-й и (n — 1)-й разряды (i + 1)-го очередного остатка (регистры 22, 23) через полтакта после появления кода i-го очередного остатка на регистрах 12, 18. Коды с регистров 22, 28 поступают на входы анализирующих схем б, которые выдают сигналы

«характер передачи» на управляющие элементы 4 одновременно с появлением на регист5 рах 12, И полноразряд ного кода (i + 1) -го очередного остатка, что дает возможность к моменту появления на регистрах 14, 15 сдвинутого (i + 1) -ro очередного остатка передать прямой или дополнительный код делиг0 теля на регистр 8, после чего цикл повторяется, вырабатывается (i + 2)-й очередной остаток и т. д.

Предмет изобретения

Устройство для деления двоичных чисел без восстановления остатка, состоящее из параллельного сумматора без цепей сквозного переноса, регистра делителя, буферного

20 регистра, включенного между сумматором и регистром делителя, схемы анализа знака очередного остатка, подсоединенной к сумматору, и регистров для формирования частного, отяичаюигееся тем, что, с целью повышения

25 быстродействия, сокращения оборудования и упрощения устройства, оно содержит одноразрядные полные сумматоры, выходы которых подключены ко входам первого регистра запоминания поразрядных сумм и поразрядЗ0 ных переносов, выходы первого регистра запоминания поразрядных сумм и поразрядных переносов соединены со входами сдвигающего регистра, BbIxogIû которого подключены ко входам второго регистра запоминания пораз35 рядных сумм и переносов, а выходы второго регистра запоминания поразрядных сумм и переносов подсоединены ко входам полных сумматоров, выходы старших разрядов первого регистра запоминания поразрядных сумм и переносов соединены с первыми входами суммирующих схем, вторые входы которых подключены к выходам старших разрядов делителя, а выходы суммирующих схем подсоединены ко входу схемы анализа знака остатка.

330451

Фиг /

Д сь

Ъ «

Засылка делителй.

4 иг Р

Составитель А. Плащин

Техред 3. Тараненко

Корректоры Е. Миронова и Т. Гревцова

Редактор Б. Нанкина

Заказ 99/568 Изд. Ио 272 Тираж 448 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, 7К-35, Раушская наб., д. 4/5

Тип. Харьк. фил. пред. «Патент»