Вычислительное устройство с микропрограммным управлением

 

О П И С А Н И Е () 4398lb

ИЗОБРЕТЕН ИЯ

Союз Соеетскик

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Зависимое от авт. свидетельс ва— (22) Заявлено 21.10.70 (21) 1491208/18-24 с присоединением заявки №вЂ” (32) Приоритет—

Опубликовано 15.08.74. Бюллетень ¹ 30 (51) М. Кл. G 06f 15/00

Гасударственный комитет

Совета Министров СССР оо делам изобретений н открытии (58) УДК 681.142 (088.8) Дата опубликования описания 06.03.75 (72) Авторы изобретения В. М. Долкарт, Ю. М. Евдолюк, В. К. Златникова, М. М, Каневский, Г. Х, Новик, И. В. Смирнова, В. Н. Степанов и Е. И. Ульянова (71) Заявптель (54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО

С МИКРОПРОГРАММНЫМ УПРАВЛЕНИЕМ

Изобретение относится к области цифровой вычислительной техники.

Известны вычислительные устройства с микропрограммным управлением, содержащие арифметическо-логический блок, выходы которого через входной коммутатор соединены со входами регистра операнда, регистров общего назначения и регистра кода операций, выходы которых через выходной коммутатор соединены с первой группой входов арифметическо-логического блока, вторая группа входов которого подключена к выходам регистра операнда, а третья группа входов — к первому выходу блока управляющих сигналов, блок сопряжения с оперативным запоминающим устройством (ОЗУ), соединенный с выходным коммутатором и ОЗУ и подключенный к первому выходу блока управляющих сигналов, блок памяти микрокоманд, входы которого подключены к первому выходу блока управляющих сигналов и выходу адресного регистра, а выходы соединены со входами регистра микрокоманд, содержащего поле адреса микрокоманды, выходы которого соединены с первым входом блока управляющих сигналов, поле приема, выходы которого соединены со входами входного коммутатора, поле выдачи, выходы которого соединены со входами выходного коммутатора, поле ветвления, выходы которого соединены со вторым входом блока управляющих сигналов, и поле адреса.

Известные вычислительные устройства с микропрограммным управлением требуют большого количества оборудования для организации ветвления программ.

В предложенном устройстве указанный недостаток в значительной мере исключен.

Устройство отличается от известных тем, что

$p в нем регистр микрокоманд содержит триггер удлинения адреса, нулевой выход которого соединен с третьим входом блока управляющих сигналов, второй выход которого соединен с первыми входами двух групп элементов «И», 15 вторые входы первой из которых подключены к единичному выходу триггера удлинения адреса, а третьи входы — к выходу поля ветвления регистра микрокоманд. Вторые входы элементов «И» второй группы подключены к ну20 левому выходу триггера удлинения адреса, а третьи входы элементов «И» второй группы подключены к третьему выходу блока управляющих сигналов. Выходы элементов «И» первой группы через первую группу элементов

25 «ИЛИ», вторые входы которых через элементы

«И» третьей группы подключены ко второму выходу регистра кода операции и четвертому выходу блока управляющих сигналов, соединены со входами старших разрядов адресного

ЗО регистра. Выходы элементов «И» второй груп439816

3 пы через вторую группу элементов «ИЛИ», вторые входы которых через элементы «И» четвертой группы подключены ко второму выходу блока управляющих сигналов и полю адреса регистра микрокоманд, соединены со входами младших разрядов адресного регистра, Схема вычислительного устройства с микропрограммным управлением приведена на чертеже.

Вычислительное устройство содержит арифметическо-логический блок 1, ОЗУ 2, входной коммутатор 3, выходной коммутатор 4, блок управляющих сигналов;6, блок сопряжения

ОЗУ 6, блок памяти микрокоманд 7, регистр микрокоманд 8 и адресный регистр 9. Регистр микрокоманд 8 содержит поле кода микрокоманды 10, после приема 11, поле выдачи 12, поле ветвления 13, поле адреса .14 и триггер удлинения адреса 16. Кроме того, вычислительное устройство содержит регистр 16 операнда, регистры 17 и 18 общего назначения, регистр 19 кода операции, группы элементов

«И» 20 — 23 и группы элементов «ИЛИ» 24 и 26.

Вычислительное устройство оперирует над числами и командами, которые выбираются из

ОЗУ 2 и через блок сопряжения с ОЗУ 6, выходной коммутатор 4, арифметическо-логический блок 1 и входной коммутатор 3 помещаются в регистр операнда 16, регистры общего назначения 17 и 18 или регистр кода операции,19.

Очередная микрокоманда, адрес которой IIBходится в адресном регистре 9, выбирается нз блока памяти микрокоманд 7 в регистр микрокоманд 8, выполняется в вычислительном устройстве и образует адрес следующей микрокоманды в адресном регистре.9.

Выполнение микрокоманды определяется содержимым регистра микрокоманд 8. При этом поле кода микрокоманды 10 управляет блоком управляющих сигналов Б н определяет тип выполняемой микрокоманды. Блок управляющих сигналов вырабатывает управляющие сигHBJIbt для выполнения арифметических и логических операций, операций сдвига и передач информации между регистрами 17, 18, 19 и .16, управляет работой блока сопряжения с ОЗУ 6, а также формирует управляющие и синхронизирующие сигналы для работы блока памяти микрокоманд 7 и адресного регистра 9. Поле приема

11 регистра микрокоманд 8 содержит номер регистра, в который принимается информация, и управляет входным коммутатором 3. Поле выдачи 12 регистра микрокоманд 8 содержит номер регистра, содержимое которого участвует в операции, и управляет выходным коммутатором 4. При выполнении микроопераций, в которых участвуют два числа, одно из чисел всегда берется из регистра 16.

Таким образом, в одной микрокоманде информация пз регистра может быть преобразована в соответствии с кодом микрооперации, и результат передан в другой плн тот же регистр.

25 зо

4о

После выполнения текущей микрокоманды необходимо либо выполнить безусловный переход к следующей микрокоманде, либо по результату выполнения микрокоманды пли другим признакам выполнить ветвление микропрограммы на два или более пути.

Поле ветвления 13 регистра микрокоманд 8 определяет признак ветвления при необходимости ветвления микропрограммы. Поле адреса 14 регистра микрокоманд 8 определяет младшие разряды следующей микрокоманды.

Триггер удлинения адреса 1Б управляет образованием адреса следующей микрокоманды работа его описана ниже).

После выборки команды из ОЗУ 2 ее код операции передается в регистр 19. Затем выполняется микрокоманда передачи кода операции в адресный регистр 9, в который блок унравляющих сигналов 5 вырабатывает сигнал

»а шине начальной установки адреса 26 и код операции через группу элементов «И» 20 и группу элементов «ИЛИ» 24 передается в старшие разряды адресного регистра 9. При этом младшие разряды адресного регистра гасятся.

Таким образом, после передачи кода операции в адресный регистр 9 начинает выполняться первая микрокоманда из зоны блока памяти микрокоманд 7, отведенной для выполнения данной команды. Младшие разряды адреса следующей микрокоманды образуются путем передачи поля адреса 14 регистра микрокоманд 8 в младшие разряды адресного регистра 9 при возбуждении шины текущей установки адреса 27 блока управляющих сигналов 5.

Эти передачи осуществляются через группы элементов «И» 22 и элементов «ИЛИ» 2$.

Если после выполнения текущей микрокоманды необходимо ветвление по какому-либо признаку, то в поле ветвления,13 регистра микрокоманд 8 записывается соответствующий код, а в триггере удлинения адреса i15 устанавливается «О».

При этом блок управляющих сигналов 5 вырабатывает на шине ветвления адреса 28 соответствующий код, который через группы элементов «И» 23 и элементов «ИЛИ» 26 передается в младшие разряды адресного регистра 9.

Если после выполнения микрокоманды ветьление не требуется, то в поле ветвления 13 записываются старшие разряды адреса следующей микрокоманды, в поле адреса 14— младшие разряды, а триггер удлинения адреса

15 устанавливается в «1». При этом информация из поля ветвления 13 регистра микрокоманд 8 через группы элементов «И» 21 и элементов «ИЛИ» 24 переписывается в старшие разряды адресного регистра 9. Таким образом, при отсутствии ветвления текущая микропрограмма может перейти в зону, отведенную для выполнения другой команды, которая использована неполностью, и дополнена микропрограммой выполнения текущей микрокоманды.

439816

Предмет изобретения

Вычислительное устройство с микропрограммным управлением, содержащее арифметическо-логический блок, выходы которого «ерез входной коммутатор соединены со входами регистра операнда, регистров общего назначения и регистра кода операций, выходы которых через выходной коммутатор соединены с первой группой входов арифметическо-логического блока, вторая группа входов которого подключена к выходам регистра операнда, а третья группа входов — к первому выходу блока управляющих сигналов, блок сопряжения с оперативным запоминающим устройством, соединенный с выходным коммутатором и оперативным запоминающим устройством и подключенный к первому выходу блока управляющих сигналов, блок памяти микрокоманд, входы которого подключены к первому выходу блока управляющих сигналов и выходу адресного регистра, а выходы соединены со входами регистра микрокоманд, содержащего поле адреса микрокоманды, выходы которого соединены с первым входом блока управляющих сигналов, поле приема, выходы которого соединены со входами входного коммутатора, поле выдачи, выходы которого соединены со входами выходного коммутатора, поле ветвления, выходы которого соединены со вторым входом блока управляющих сигналов, и поле адреса, отличающееся тем, что, с целью экономии оборудования, в нем регистр микрокоманд содержит триггер удлинения адреса, нулевой выход которого соединен с третьим входом блока управляющих сигналов, второй выход которого соединен с первыми входами двух групп элементов «И», вторые входы первой из которых подключены к единичному выходу триггера удлинения адреса, а третьи входы — к выходу поля ветвления регистра микрокоманд, вторые входы элементов «И» второй группы подключения к нулевому выходу триггера удлинения адреса, а третьи входы элемен1> тов «И» второй группы подключены к третьему выходу блока управляющих сигналов, выходы элементов «И» первой группы через первую группу элементов «ИЛИ», вторые входы которых через элементы «И» третьей группы под20 ключены ко второму выходу регистра кода опраций и четвертому выходу блока управляющих сигналов, соединены со входами старших разрядов адресного регистра, выходы элементов «И» второй группы через вторую группу

25 элементов «ИЛИ», вторые входы которых через элементы «И» четвертой группы подключены ко второму выходу блока управляющих сигналов и полю адреса регистра мпкрокоманд, соединены со входами младших разрядов адзо ресного регистра.

439816

Составитель Г. Сорокин

Техред 3. Тараненко

Корректор Л. Орлова

Редактор Е. Семанова

Подписное

Изд. № 1904 Тираж 624

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж-35, Раушская наб., д. 4/5

Заказ 6535

Обл. тип. Костромского управления издательств, полиграфии и книжной торговли