Запоминающее устройство

 

н11 5825)3

ОПИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 29.02.72 (21) 1753927/18-24 с присоединением заявки ¹ (51) М Кч з G 06F 13/06 (23) Приоритет — (32) 07.04.71 (31) Wpg 06f/154270; (33) ГДР

%р g 06f/154271 (43) Опубликовано 30.11.77. Бюллетень № 44

Государственный комитет

Совета Министров СССР (53) УДК 681.325(088.8) по делам изобретений

H открнтнй (45) Дата опубликования описания 27.11.77 (72) Автор изобретения

Иностранец

Хельмут Шениан (ГДР) Иностранное предприятие

«ФЕБ Комбннат Роботрон» (ГДР) (71) Заявитель (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к цифровой вычислительной технике и мозкет найти применение в электронных вычислительных машинах.

Известно запоминающее устройство, содержащее поле памяти и регистр адреса, выходы которого соединены с адресными входами поля памяти, а входы подключены к адресным входам устройства (1). Недостаток этого устройства заключается в том, что в нем все поле памяти является функционально однородным, т. е. обращения ко всем ячейкам требует одинакового времени.

Известно также наиболее близкое по технической сущности к изобретению запоминающее устройство, которое, как и данное устройство, содержит поле памяти, информационные входы и выходы которого соединены с одноименными входами и выходами запоминающего устройства, и первый регистр адресов слов, вход параллельного ввода адресов слов которого подключен к одноименному входу запоминающего устройства (21.

Однако в таком устройстве при частом изменении между адресами в главной и вспомогательной области поля памяти содержание обоих адресных регистров очень часто взаимно обменивается и адреса должны храниться в буферной памяти в других дополнительных устройствах. Кроме того, в запоминаюц,ем устройстве определяется только один адрес.

В результате замедляется процесс проведения операций.

5 Цель изобретения — повышение быстродействия устройства.

Это достигается тем, что в устройство введен второй регистр адресов слов, два регистра адресов разрядов и два блока логических элементов, выходы которых соединены с соответствующими адресными входами поля памяти, а управляющие входы подключены к соответствующим входам микропрограммного управления запоминающего устройства. Вхо15 ды первого блока логических элементов подключены к соответствующим выходам параллельного вывода адресов разрядов регистров адресов разрядов, входы параллельного ввода адресов разрядов которых подсоединены к одноименным входам запоминающего устройства. Входы последовательного ввода адресов разрядов регистров адресов разрядов соединены с одноименным входом запомтшающего устройства, а их вы оды последовательного вывода адресов разрядов — с одноименным

25 выходом запоминающего устройства. Адресные входы второго блока логических элементов подключены к соответствующим выходам

582513 параллельного вывода адресов слов регистров адресов слов, входы последовагельного ввода адресов слов кото )bIx подсоединены и одноименному входу запоминающего устройства, а их выходы последовательного вывода адресов слов соединены с одноименным выходом запоминающего устройства. Вход параллельного ввода адресов слов второго регистра адресов слов подключен к соответствующему одноименному входу запоминающего устройства.

Структурная схема запоминающего устройства приведена на чертеже.

Запоминающее устройство содержит поле 1 памяти, блоки 2 и 3 логических элементов, регистры 4 и 5 адресов разрядов, регистры 6 и 7 адресов слов, входы 8 последовательного ввода адресов слов, выход 9 последовательного вывода адресов слов, вход 10 последовательного ввода адресов разрядов, выход 11 последовательного вывода адресов разрядов, входы 12 и 13 микропрограммного управления, информационные входы 14 и выходы 15, входы 16 и 17 параллельного ввода адресов слов и входы 18 и 19 параллельного ввода адресов разрядов.

Выходы регистров 6 и 7 адресов слов через блок 3 логических элементов соединены с одной группой адресных входов поля 1 памяти, а выходы регистров 4 и 5 адресов разрядов через блок 2 логических элементов — с второй группой адресных входов поля памяти.

Работает устройсгво следующим образом.

Адресавание поля 1 памяти производится всегда посредством двух независимых регистров 4 и 5 адресов разрядов и независимых регистров 6 и 7 адресов слов. Регистры 4 и 5 адресов разрядов выполнены в виде реверсивных счетчиков. При поступлении информаций на вход 8 последовательного ввода адресов слов содержимое регистров 6 или 7 адресов слов сдвигается. Содержимое старших разрядов поступает на выход 9 последовательного вывода адресов слов. Регистр 6 позволяет независимо от регистра 7 осуществлять адресование первых слов поля 1 памяти. Блоки 2 и 3 логических элементов подключают выходы регистров 4 или 5 адресов разрядов и соответственно регистров 6 или 7 адресов слов к адресным входам поля 1 памяти.

Значения сигналов на входах 12 и 13 управляют этим подключением.

Опишем передачу слова из произвольного разряда поля 1 памяти, адрес слова которого с;"оит в регистре 7 в один из разрядов поля памяти. Для этого адрес этого целевого разряда запоминающего устройства заносится сначала в регистр 6 адресов слов, а регир 4 адресов разрядов ставится в нулевое состояние. Передача после этого проводится таким образом, что с питается каждый разряд передаваемого слова, причем в качестве адреса слова используется содержимое регистра 7, и этот разряд записывается в целевой адрес, Адресование разрядов осуществляется в

60 обоих случаях посредством регистра 4. После передачи каждого разряда содержимое регистра 4 увеличивается на единицу, передача разрядов продолжается до тех пор, пока содержимое регистра 4 не станет снова равным ну:по.

Тогда все разряды передаваемого слова передаются в целевой разряд запоминающего устройства.

Сдвиг внутри одного слова на несколько разрядов возможен за один проход, для чего в оба регистра 4 и 5 вносятся соответствующие адреса разрядов слова, при считывании используется один, а при записи — другой из этих регистров. После сдвига на один разряд содержимое регистров 4 и 5 увеличивается или соответственно уменьшается на единицу (в зависимости от направления сдвига) и сдвигается следующий разряд. Конец операции сдвига может быть определен проверкой содержания одного из регистров адресов разрядов.

При умножении и делении адреса пересчитываемых при этом разрядов могут быгь занесепы в оба регистра 4 и 5. При переходе ко всякой последующей цифре множителя или соответственно частного нужно содержимое одного из этих регистров всего лишь увеличить или уменьшить на единицу (соответственно примененному способу), за счет чего становятся излишними сдвиги по разрядам в самой операции. Это дает значительный выигрыш во времени. Результат умножения получается многократным сложением множпмого соответственно цифре множителя и набирается в накопительном регистре, причем старшие разряды результата (если таковые есть) попадают в регистр множителя.

Формула изобретения

Запоминающее устройство, содержащее поле памяти, информационные входы и выходы которого соединены с одноименными входами и выходами запоминающего устройства, и первый регистр адресов слов, вход параллельного ввода адресов слов которого подключен к одноименному входу запоминающего устройства, отличающееся тем, что, с целью повышения быстродействия, оно содержит второй регистр адресов слов, два регистра адресов разрядов и два блока логических элементов, выходы которых соединены с соответствующими адресными входами поля памяти, а управляющие входы подключены к соответствующим входам микропрограммного управления запоминающего устройства, входы первого блока логических элементов подключены к соответствующим выходам параллельного вывода адресов разрядов регистров адресов разрядов, входы параллельного ввода адресов разрядов которых подключены к одно менным входам запоминающего устройства, входы последовательного ввода адресов разрядов регистров адресов разрядов подключены к одноименному входу запоминающего

5825!3

Ю

//

f5

1Â

Составитель Сорокин

Техред А. Камышникова

Корректор Е. Хмелева

Редактор И. Грузова

Заказ 2547)10 Изд. № 931 Тираж 8!8

НПО Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Я-35, Раушская наб., д. 4/5

Подписное

Типография, пр. Сапупова, 2 устройства, а их выходы последовательного вывода адресов разрядов соединсп1-1 с одноименным выходом запомина1ощсго устройства, адресные входы второго блока логических элементов подключены к соответствующим выходам параллельного вывода адресов слов регистров адресов слов, входы последовательного ввода адресов слов которых подключены к одноименному входу запоминающего устройства, а их выходы последовательного вывода адресов слов соединены с одноименным выходом запоминающего устройства, вход параллельного ввода адресов слов второго регистра адресов слов подключен к соответствующему одноименному входу запоминающе5 го устройсгва.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 407394, кл. G 11С 15/00, 1972.

10 2. Патент ФРГ № 1499202, кл. 42m 13/08.

1970.