Устройство для хранения и преобразования информации

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

640З0О

Союз Советских

Социалистических

Республии (61) Дополнительное к авт. свид-ву (22) Заявлено 16.04.76 (21) 2348576/18-24 с присоединением заявки № (23) Приоритет (43) Опубликовано 30.12.78. Бюллетень № 48 (45) Дата опубликования описания 30.12.78

{51) М. Кл.

G 06F 15/00

Государственный комитет (53) УДК 681.3 (088.8) по делам изобретений и открытий (72) Авторы изобретения

В. Г. Колосов и В. Ф. Мелехин (71) Заявитель

Ленинградский ордена Ленина политехнический институт им. М. И. Калинина (54) УСТРОЙСТВО ДЛЯ ХРАНЕНИЯ И ПРЕОБРАЗОВАНИЯ

ИНФОРМАЦИИ

Изобретение относится к вычислителы.ой технике и предназначено для хранения и преобразования информации в цифровом виде.

Известны устройства хранения и преобразования информации на магнитных сердечниках (11.

Недостатком известных устройств является сравнительно малая технологичность, надежность и быстродействие, вследствие невозможности применения в них полупроводниковых интегральных блоков хранения информации, отличающихся наиболсс высокой технологичностью, надежностью, быстродействием и сравнительно малой стоимостью.

Известно устройство для хранения и преобразования информации, содержащее zz ячеек памяти, регистр числа, регистр первого операнда и регистр второго операнда, выход каждого разряда регистра числа соединен с информационным входом соответствующей ячейки памяти, первый и второй управляющие входы которой являются первым и вторым управляющим входом устройства, выходы всех разрядов регистра адреса соединены с соответствующими адресными входами каждой ячейки памяти информации, вход регистра адреса является информационным входом устройства (2).

Недостатком известного устройства является его ограниченные функциональные возможности. Оно может только хранить информацию и не может ее преобразовывать.

Предлагаемое устройство позволяет устранить этот недостаток. С целью придания устройству возможности программируемого

1р преобразования информации, устройство дополнительно содержит а коммутаторов, выходы каждого коммутатора соединены с (m — 1) -ым и (m — 2) -ым адресными входами соответствующей ячейки памяти информа15 ции, первый и второй информационные входы каждого коммутатора соединены с выходами (nz — 1)-го и m-го разрядов регистра адреса, третий и четвертый информационные входы каждого коммутатора соединены

2ð с выходами соответствующих разрядов регистра первого операнда и регистра второго операнда соответственно, первый, второй и третий управляющие входы каждого коммутатора являются третьим, четвертым и пятым управляющим входом устройства соответственно.

На чертеже приведена функциональная схема предлагаемого устройства хранения и преобразования информации.

640300

1000. 0 . 0

1111

Устройство содержит п ячеек памяти 1 разрядной организацией и встроенными дешифраторами адреса (n соответствует числу разрядов устройства). Информационные выходы 2 ячейки памяти соединены с соответствующими информационными входами регистра 3 числа, регистра 4 первого операнда и регистра 5 второго операнда. Каждый разряд информационного выхода 6 регистра 3 числа соединен с информационным входом 7 соответствующей ячейки памяти 1.

Первый (8) и второй (9) управляющие входы каждой ячейки памяти 1 являются первым (10) и вторым (11) управляющим входом устройства. Выходы 12 (m — 2) разрядов регистра 13 адреса соединены с соответствующими (т — 2) адресными входами

14 блоков 1. Вход регистра 13 адреса является информационным входом 15 устройства. Устройство содержит п коммутаторов

16. Выходы 17 и 18 каждого коммутатора

16 соединены с первым и вторым адресными входами соответствующей ячейки памяти 1. Первый (19) и второй (20) информационные входы каждого коммутатора 16 соединены с выходами первого и второго разрядов регистра 13 адреса. Третий (21) и четвертый (22) информационные входы каждого коммутатора 16 соединены с выходами соответствующих разрядов регистра (4) первого операнда и регистра (5) второго операнда. Первый (23), второй (24) и третий (25) управляющие входы каждого коммутатора 16 являются третьим (26), четвертым (27) и пятым (28) управляющим входом устройства соответственно.

Устройство работает следующим образом.

Коммутатор 16 реализует логические функции

Хл — — ХюХзз+ ХыХз

Х1з = ХзюХзз+ ХззХзз, где Хд, Х в, Х ю, Хзю, Хы, Хзз, Хзз, Хзь Хзз— переменные на выводах 17 — 25 коммутатора 16 соответственно.

Устройство может работать в режимах: записи кода из регистра 3 числа в ячейку памяти 1 по адресу из регистра 13 адреса; считывания содержимого ячейки памяти, по адресу из регистра 13 адреса и записи считанного кода в регистр 3 числа, либо в регистр 4 операнда 1, либо в регистр 5 операнда 2; выполнения логической операции над всеми разрядами операндов, хранящихся в регистрах 4 и 5, с записью результата в регистр 3.

В режиме записи подается управляющий сигнал на вход 26. При этом на адресные входы 1, 2 ячейки памяти 1 подаются сигналы с выходов 1-го и 2-го разрядов регистра адреса, На вход 10 подается управляющий сигнал, разрешающий запись. При этом код, подаваемый на входы 7 с выхо5

45 дов 6 регистра 3 числа, записывается по адресу, код которого действует на адресных входах ячейки памяти 1 и соответствует коду в регистре 13 адреса.

В режиме считывания также подается управляющий сигнал на вход 26, при этом код адреса в ячейках памяти совпадает с кодом регистра 13 адреса. Далее подается управляющий сигнал на вход 11 и разрешает считывание информации из соответствующей ячейки памяти 1. Считанный код с выхода 2 ячейки памяти 1 поступает на информационные входы регистров 3, 4, 5 и может быть записан в любой из этих регистров.

В режиме выполнения логической операции операнды предварительно считываются из ячейки памяти 1 информации и записываются в регистры 4 и 5. Далее подаются управляющие сигналы на входы 27 и 28.

При этом на адресных входах 3 — m ячейки памяти 1 действует код, записанный в разрядах 3 — т регистра 13 адреса. Этот код выбирает в ячейках памяти 1 сегмент из четырех ячеек, Для адресации конкретной ячейки в выбранном сегменте необходимо дополнительно указать значение 1-ro и 2-ro разряда кода адреса. При действии управляющих сигналов на входах 27 и 28 на 1-й адресный вход в ячейке памяти 1 1-ro разряда подается сигнал 1-го разряда из регистра 4, а па 2-й адресный вход — сигнал

1-го разряда из регистра 5. Соответственно на 1-й адресный вход ячейки памяти 1 2-ro разряда подается сигнал с выхода 2-ro разряда регистра 4, а на 2-й адресный вход— со 2-го разряда регистра 5 и т. д.

Таким образом, выбор конкретной ячейки в сегменте из четырех ячеек в каждом блоке 1 определяется значениями соответствующего разряда операндов 1 и 2. Такая адресация позволяет реализовать табличным методом любую логическую функцию.

Пусть требуется реализовать логическую фупкцию (И) . Тогда в сегмент из четырех ячеек, соответствующий данной функции, следует записать код

Х Хз1 ..........п

0000 ..........0

Здесь Х Хз — код на адресных входах 1, 2 ячейки памяти 1.

Далее, при поступлении сигнала на вход

11, разрешающего считывание, из накопителя считывается код, который является результатом выполнения соответствующей логической функции (И) в каждом разряде.

Этот код записывается в регистр 3.

Следует заметить, что в настоящее время выпускаются большие интегральные схемы полупроводниковых запоминающих устройств — блоки хранения информации с

640300 разрядной организацией и встроенными дешифраторами. Они обладают неразрушающим считыванием. Поэтому регенерировать таблицы в ячейках памяти не требуется.

Адрес таблицы задается кодом в разря- 5 дах (3 — т) регистра 13 адреса.

Содержимое таблиц можно менять программным путем. Следовательно, программным путем можно менять набор выполняемых операций. 10

Используя поразрядные логические oiieрации и операцию сдвига, которую можно реализовать при записи из ячейки памяти 1 в регистр 3, 4 или 5, можно выполнять арифметические операции. 15

Формула изобретения

Устройство для хранения и преобразования информации, содержащее и ячеек па- 20 мяти, регистр числа, регистр первого операнда, регистр второго операнда и регистр адреса, причем выход каждой ячейки памяти соединен с соответствующими информационными входами регистра числа, регист- 25 ра первого операнда и регистра второго операнда, выход каждого разряда регистра числа соединен с информационным входом соответствующей ячейки памяти, первый и второй управляющие входы которой явля- 30 ются первым и вторым управляющими входами устройства, выходы (m — 2) разрядов регистра адреса соединены с соответствующими (m — 2) адресными входами каждой ячейки памяти, в од рег. стра адреса является информационным входом устройства, отличающееся тем, что, с целью расширения функциональных возможностей устройства за счет придания ему возможности программируемого преобразования информации, устройство дополнительно содержит коммутаторы, выходы каждого коммутатора соединены с (и — 1) -ым и т-ым адресными входами соответствующей ячейки, первый и второй информацпонныс входы каждого коммутатора соединспы с выходами (т — 1)-го и m-го разрядов рсгпстра адреса, третий и четвертый информационные входы каждого коммутатора соединены с выходами соответствующих разрядов регистра первого операнда и регистра второго операнда соответственно, первый, второй и третий управляюп;пе входы каждого коммутатора явяются третьим, чствертым и пятым управляющим входом устройства соответственно.

Источники информации, прпвятыс во ьппманпе npli экспертизе

1. А. Г. Шпгин п А. А. Дерюгин, «Цифровые вычислительные машины», «Энергия», М., 1975, с. 41б — 42С.

2. «Интегральные схемы на МДП приборах под ред. Карал азпнского, «Чир», М., 1975, с. 426 — 438.

640300

Составитель И. Сигалов

Корректоры: Л. Корогод и Л. Брахнина

Техред А. Камышникова

Редактор Ю. Челюканов

Типография, пр. Сапунова, 2

Заказ 2223/5 Изд. лй 782 Тираж 799 Подписное

НПО Государственного комитета СССР по делам изобретений и открытий

113035, Москва, 7К-35, Раушская наб., д. 4/5