Устройство для адресации блоков памяти

 

по 676193

Союз Советскнх

Социалистических

Республик

-ддай й@ "

r

i (6I) Дополнительный к патенту— (22) ЗаЯвлено 120473 (21) 1907701/18-24 (23) Приоритет — (32) 13.04.72 (3I) 243700 (38) США

Опубликовано 2507.79.Бюллетень ¹ 27

Дата опубликования описания 2507.79

1 (51) М. Кл. а 11 С 8/00

Государственный комитет

СССР по делам изобретений и открытий (53) УДК 681.327 (088 ° 8) (72) Автор изобретения

Иностранец

Майкл Спорер (Саа) Иностранная фирма Ханиуэлл Информейшн Системз Инк. (США) (73) Заявитель (54) УСТРОЙСТВО ДЛЯ АДРЕСАЦИИ

БЛОКОВ ПАМЯТИ

Изобретение относится к области запоминающих устройств.

Известно устройство для адресации блоков памяти, содержащее .регистр адреса, дешифратор адреса, формирователи (1J. Однако оно не применимо для адресации любого количества полей (групп) блока памяти.

Наиболее близким техническим решением к изобретению является устройст- 10 во для адресации блоков памяти, содержащее регистр адреса, выходной регистр и логические блоки (2). Это устройство можно использовать в случае ограниченной длины адресного сло- 18 ва, что существенно снижает область его применения.

Целью изобретения является расширение области применения устройства путем обеспечения воэможности адреса- @ ции независимо от длины адресного слона.

Достигается это тем, что устройство содержит регистры и группы элементов И, причем выходы первого регистра подключены соответственно к входам регистра адреса и одним входам первого логического блока, другие входы которого соединены с выходами второго и третьего регистров, а выходы - c входами регистра адреса, входы и выходы четвертого и пятого регистров через элементы И первой и второй групп подключены соответственно к выходам и нходалл выходного регистра, одни входы элементов И третьей группы соединены с выходом второго логического блока, другие — с выходами четвертого и пятого регистров, а выходы элементов И третьей группы подключены к входам второго и третьего регистров, вход второго логического блока и управляющие sxo элементов и перной и второй групп соединены с соответствующими управляющими шинами.

На фиг. 1 изображена общая блоксхема устройства1 на фиг. 2 — более детальная схема устройстват на фиг. 3 — диаграмма состояния, иллюстрирующая работу устройства.

Устройство для адресации блока памяти (см.фиг. 1 и 2), состоящего например, из четырех полей, содержит регистр адреса 1, выходной регистр

2, первый регистр 3, состоящий иэ двух сегментоэ 4 и 5, второй регистр б, состоящий иэ триггеров 7 и 8, третий регистр 9, состоящий из триггеров

10 и 11, четвертый регистр 12, состоящий из триггеров 13 и 14, пятый ре676193 гистр 15, состоящий из триггеров 16 и 17.

Регистры 1 и 2 подключаются к блоку памяти 18, состоящему из полей

19-22. устройство также содержит первый логический блок 23, состоящий из эле- 5 ментов И 24-27 и элементов ИЛИ 28 и .29, второй логический блок, состоящий из триггера 30 и элемента И 31, первую группу элементов И 32-35, вторую группу элементов И 36-39, третью 10 группу элементов И 40-43, элемент

ИЛИ. 44.

Устройстно содержит также управляющие шины 45-53. Выходы первого регистра 3 подключены соответственно к входам регистра адреса 1 и одним входам первого логического блока 23, другие входы котороГо соединены с выходами второго б и третьего 9 регистров, а выходы — с входами регистра адреса 1, входы и выходы четвертого

12 и пятого 15 регистров через эле.менты И 32-35 и 36-39 подключены соответственно к выходам и входам выходного регистра 2. Одни входы элементов

И 40-44 третьей группы соединены с выходом второго логического блока,, другие — с выходами четвертого 12 и пятого 15 регистров, а выходы элементов И 40-44 подключены к входам второго б третьего 9 регистров, вход 30 второго логического блока и управляющие входы элементов И 32-35 и 36-39 соединены с управляющими шинами 45,51.

Каждое поле блока 18 обозначается единственно возможным адресом, состоящим из двух двоичных знаков. Например, адресом для поля 19 является логическое состояние 00, в то время как адресом для поля 18 является логичес- 40 кое состояние 11 . Адресация блока

18 может производиться с помощью ре° гистра адреса 1. На регистр адреса 1 подаются сигналы от регистра 3 и от одного из двух регистров б или 9 через логический блок 23. Регистр 3 со- 45 держит два сегмента 4 и 5. Сегмент

4 содержит адресные двоичные знаки для адресации каждой ячейки слова блока 18 в каждом из полей. Например, если поле блока 10 содержит 16000 ячеек,.то сегмент 4 включает 14 aöресных двоичных знаков. Адресные двоичныв знаки в сегменте 4 обеспечиваются с помощью обычных средств, например, с помощью сочетания адресных 55 двоичных знаков, получаемых из командного слова, и адресных двоичных знаков, обеспечиваемых программным счетчиком (на чертеже не показан). Если сегмент 4 находится в логическом 60 состоянии 1, то регистр 9 отпирается через блок 23, пропуская сигналы к регистру 1. Если сегмент 4 находится в логическом состоянии . 0, тогда содержание регистра б пропускается через блок 23 к регистру 1.

Каждый и з ре гистрон б или 9 содержит адрес одного из четырех полей

19-22 блока 18. Два поля блока 18, определяемые регистрами б и 9, представляют адресное пространство машины, т.е. только те ячейки, адресация которых производится в двух полях блока 18, определяемых в регистрах

6 и 9. Так, если регистр б запоминает логический ноль н каждом отдельном триггере 7 и 8, тогда в случае, если сегмент 4 содержит логический ноль, будет производиться адресация поля

19, если же сегмент 4 содержит единицу, тогда можно производить адресацию поля 20.

Таким образом, путем использования одного знака регистра 3 н блоке 18 может быть произнедена адресация любого поля °

Кроме того, путем включения двух регистров б и 9 может быть осуществлена адресация любого из двух полей блока 18, просто путем изменения логического состояния сегмента 4 регистра 3.

Регистры 12 и 15 служат для того, чтобы контролировать и изменять содержимое регистров б и 9 соответственно.

Регистр 2 связан с блоком 18 для двунаправленной передачи информации.

На фиг. 1 показаны сигналы, обозначенные как ЯМК, SNK JMP и INK . Сигнал ЯМК появляется в ответ на сигнал

SMK. Каждый иэ других сигналов обеспечивается за счет программного управления. Сигнал ЯМК используется для того, чтобы передавать содержание регистра 2 в регистры 12 и 15, сигнал

1МК используется для того, чтобы передавать содержание регистров 12 и

15 в регистр 2, и сигнал JNP используется для того, чтобы передавать содержание регистров 12 и 15 в регистры б и 9.

Содержание регистров 12 и 15 передается н регистры б и 9 соответственно в ответ на сигнал SNK и JNP. Содержание регистров б и 9, таким образом, используется для того, чтобы производить адресацию блока 18 через регистр 1 в зависимости от состояния сегмента 5, После выдачи сигнала прерывания регистры б и 9 приводятся в предварительное состояние для адресации заранее определенных полей 1922 блока 18. Сигнал INK дает возможность передавать содержание регистров 12 и 15 в регистр 2, сохраняя, таким образом адреса, содержащиеся в регистрах б и 9 до выдачи сигнала прерывания. Информация, запоминаемая в регистре 2, может, в свою очередь, передаваться в блок 18. После оКончания реакции на состояние прерывания сигнал SNK снова выдается и содержимое регистра 2, который содержит адреса, предварительно находившиеся в регистрах б и 9, снова посылается

676193

Формула изобретения

5 к регистрам 12 и 15. Работа устройства возобновляется после того, как производятся сигнал SMK и сигнал JNP, и содержание регистров 12 и 15 передается соответстненно к регистрам б и 9.

Рассмотрим работу устройства более 5 конкретно (см.фиг. 2 и 3).

Регистры 6,9,12 и 15 содержат триггеры 7,8,10,11,13,14,16 и 17, каждый из которых имеет сигнальный вход 54, вход 55 стробирования и вход 56 установки.

Связь входов устройства с регистром 2 обеспечивается с помощью триггеров 13,14,16 и 17 и элементов И

36-39 в ответ на сигнал ХМК на ши- 15 не 51.

Сигнал SNK выдается по сигналу

ЯМК через триггер 30, который приводится s заданное состояние в ответ на сигнал SNK. Элемент И 31 полностью 20 отпирается сигналом JMP на шине 52.

Сигнал $МК устанавливает в нулевое состояние триггер 30.

Сигналы стробирования подаются на шины 46 и 531 сигнал установки пода- 25 ется на шину 47; сигнал прерывания подается на шину 48.

Состояние логического нуля сегмента 4 передается на шину 49, в то время как состояние логической еди- Зд ницы — на шину 50.

Диаграмма состояния (см.фиг.3) включает различные логические состояния, накапливаемые в регистрах 12, 15,6 и 9 в ответ на сигналы SMK, JNP u INT. Например,,логическое состояние 10 показанное для регистра 15 под обозначением SMK указывает, что в ответ на сигнал SNK триггеры 16 и 17 обеспечивают на своих соответствующих входах логическое 40 состояние 1 и логическое состояние 0 . Таким образом, при .запус" ке устройства триггеры 13,14,16 устанавливаются в нулевое, а триггер

l7 — в заданное состояния. Соответст- 45 венно, регистры 6 и 9 адресуют поля

19 и 20.

Поля 19 и 20 будут адресоваться в зависимости от логического состояния сегмента 4. Если имеется необхо 50 димость в адресации. иного поля, чем поле, на которое указывают приведенные в исходное состояние регистры 6 и 9, тогда логические адреса полей блока 18 передаются через регистр 2 к регистрам 12 и 15 в ответ на сигнал стробирования. Сигнал SNK устанавливает в заданное состояние триггер 30, частично при этом открывая элемент

И 31, который открывается дальше по сигналу JMP на шине 52, производя, таким путем, сигнал SMK. Сигнал SNK Ъ дает воэможность передать содержимое регистров 12 и 15 к соответствующим регистрам 6 и 9 при появлении импульса стробирования на шине 53 ° В этом случае, как можно видеть из диаграммы состояния, н ответ на сигнал ЯМК содержимое регистра 2, т.е. логические состояния 00 и 10, вводятся в регистры 12 и 15 соответственно.

Регистры б и 9 в это время н действие не приводятся. Также при появлении сигнала ТМР, регистры 12 и 15 не приводятся в действие и содержимое этих регистров передается в регистры 6 и

9 соответственно. Адресуется либо поле 19, либо поле 21, н зависимости от логического состояния сегмента 4.

Обработка продолжается в одном из упомянутых выше полей блока 18 до тех пор, пока не происходит прерывания.

Тогда. на шине 48- появляется сигнал прерывания и проходит через элемент

ИЛИ 44, устанавливая в заданное состояние триггер 11 в нулевое состояние — триггеры 7,8 и 10, заставляя таким путем регистр 6 адресовать поле 19 и регистр 9 — адресонать поле

20. Сигнал прерывания может устанавливать в определенные состояния триггеры 7,8,10,11. В ответ на состояние прерывания появляется сигнал SMK, открывая таким путем элементы И 36-39, так что регистр 2 может принимать содержимое регистров 12 и 15. По окончании услония прерывания появляется сигнал БМК, вызывая, таким путем передачу содержимого регистра 2 к регистрам 12 и 15 и в ответ на сигнал

JNP — передачу к регистрам 6 и 9.

Работа устройства продолжается до тех пор, пока не появится другой сигнал прерывания.

Устройство для адресации блоков памяти, содержащее регистр адреса, выходной регистр и логические блоки, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения устройства путем обеспечения возможности адресации независимо от длины адресного слова, оно содержит регистры и группы элементов И, причем выходы первого регистра подключены соответственно к входам регистра адреса и одним входам первого логического блока, другие входы которого соединены с выходами второго и третьего регистров, а выходы — с входами регистра адреса, входы и выходы четвертого и пятого регистров через элементы И первой и второй групп подключены соответственно к выходам и входам выходного регистра, одни входы элементов И третьей группы соединены с выходом второго логического блока, другие — с выходами четвертого и пятого регистров, а выходы элементов И третьей группы подключены к входам второго и третьего регистров, вход второго логического блока и

67619

ЦНИИПИ Заказ4373/54 Тираж 680 Подписное

Филиал ППП Патент, r.Óæãoðoä, ул.Проектная,4 управляющие входы элементов И первой и второй групп соединены с соответствующими управляющими шинами.

Источники информации, принятые во внимание при экспертизе

3 8

1. Крайзмер Л. П. Устройства хранеI ния дискретной информации. — Л.:

Энергия, 1969, с. 264-267.

2. Патент США 93943225, кл. 340-172.5, 1972. ф Х