Многоканальный статистический анализатор

 

ИФЬ@с юэнлн

4И П:11,",11,"ЪМ йБЧЕСКАЯ

-6»""

Союз Советских

Социалистических

Республик о и и -м.ем 732890

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. с вид-ву— (22)Заявлено 01.11.77 (2! ) 2539904/18-24 (51)Щ. Кд.

G 06 F 15/36 с присоелииением заявки ¹

Государственный квинтет (23) Приоритет

Опубликовано 05 05 80. Бюллетень № 17

Дата опубликования описания 06 05.80 но девам нзабретеннй н отхрытнй (ЬЗ) УДК 681.3. (088.8) (72) Авторы изобретения

В. А. Телековец и В. М. Чернипер

Таганрогский радиотехнический институт им. В. ll. Калмыкова (71) Заявитель (54) МНОГОКАНАЛЬНЫЙ СТАТИСТИЧЕСКИЙ АНАЛИЗАТОР

Изобретение относится к вычислительной и измерительной технике и может использОваться(для анализа случайных процессов.

Известные статистические анализато5 ры случайных процессов с непосредственным вводом данных вычисляют или только знаковую корреляционную функцию, или только функцию распределений (1) . В известном статистическом анализаторе, содержащем два аналого-цифровых преобразователя, синхронизатор, регистр сдвига, два дешифратора, пересчетную схему, умножитель, четыре коммутатора и две групны накопителей, находятся оценки автои корреляционных функций, одномерных и двумерных законов распределения.

Однако большое количество оборудо-. вания и последовательное вычисление корреляционных функций случайных сигналов снижает быстродействие устройства.

Наиболее близким к изобретению по техническому решению является статистический анализатор, содержащий синхронизатор, связанный первым выходом с управляющими axooàìê запоминающей ячейки и регистра сдвига, поразрядно соеди— пенного по выходам с соответствующими дешифраторами соответствия, вторые входы которых подключены к выходу запоми- нающей ячейки, а выходы — к накопителям первой группы, и в каждом из двух каналов двоичный счетчик, связанный по выходам с дешифрируюшей матрицей и цифроаналоговым преобразователем, выход которого подключен к сумматору, соединенного по выходу с первым и вторым ограничителями, выходы которых подключены к схеме совпадения с триггерным выходом, соединенной по выходу с первым неподвижным контактом переключателя, второй неподвижный контакт которого подключен к выходу первого ограничителя, а подвижный контакт — ко входу запоминающей ячейки канала, связанной своими выходами со входом регистра сдвига и с первыми входами элементов И", вторые входы которых соединены с выходами дешиф

7328 рирующей матрицы, а выходы - с соответствующими накопителями данного канала, управляющие входы ячейки и двоичного счетчика первого канала подключены ко второму выходу синхронизатора, третьим выходом соединенного с двоичным счетчиком и запоминающей ячейкой второго канала, и кроме того, выход запоминающей ячейки второго канала соецинен с пепервым неподвижным контактом третьего 1О переключатели, остальные неподвижные контакты которого подключены к соответствующим выходам регистра сдвига, а подвижный контакт соединен с третьими входами элементов "И" второго канала 21

Недостатки данного анализаторабольшое количество оборуцования и последовательный метод опрецеления законов распределения, что снижает быстродействие устройства.

Цель данного изобретения -сокращение оборудования и повышение быстродействия аНализатора при вычислении оценок законов распределения случайных ггроцессов.

Цель достигается тем, чтоондополнительно содержит три цифровых дискриминатора, генератор псевдослучайных чисел, коммутатор, второй регистр сдвига и два аналого-цифровых преобразователя, информационные вхвды которых

/ являются соответствующими входами ана-, лизатора, а управляющие подключены к первому управляющему входу синхронизатора, выходы аналого-цифровых преобразователей подключены к первому входу соответственно первого и второго цифровых дискриминаторов, вторые входы которых объединены и подключены к вы40 ходу генератора псевдослучайных чисел, выход первого цискриминатора соединен с входом сдвига первого регистра сдвига выход второго цифрового дискриминатора соединен с информационным входом запоминающей ячейки, кроме того, выход второго аналого-цифрового преобразователя соединен с первым входом третьего цифрового дискриминатора, второй вход которого соединен с выходом счетчика, а

BbfROQ TPeTbe 0 QHCKPHMHHGTOPB СОЕДИнен с входом сдвига. второго регистрами сдЬига, управляющий вход которого соединен с первым, управляющим выходом синхронизатора, а выход второго регистра сдвига подключен к информационному входу коммутатора, управляющий вход кощрого соединен с третьим управляющим

4 выходом синхронизатора, выход коммутатора подключен к первому информационному входу матричного дешифратора, второй информационный вход которого соединен с выходом первого аналого-цифрового преобразователя.

На чертеже приведена структурная схема многоканального статистического анализатора.

Входы 1 и 2 анализатора являются входами аналого-цифровых преобразователей 3 и 4. Выход первого аналогоцифрового преобразователя 3 подключен к первым входам матричного дешифратора

5 и первого цифрового дискриминатора 6, выход которого соединен с входом первого регистра 7 сдвига. Выход второго аналого-цифрового. преобразователя подключен к первым входам второго и третьего цифровых цискриминаторов 8 и 9, выходы которых подключены соответственно ко входу запоминающей ячейки 10 и ко входу второго регистра 11 сдвига. Ко вторым входам первого и второго дискриминаторов 6 и 8 подключен выход ге нерат ора l 2 псе вдосл уча йных чисел.

Ко второму входу третьего дискриминатора 9 поцключен выход счетчика 13, вход которого соединен с выходом 14 синхронизатора 15, Второй вход матричного дешифратора 5 подключен к выходу второго регистра 11 сдвига через коммутатор 16, управляющий вход которого соединен с - третьим! выходом 17 синхронизатора -15. Первый выход 18 синхронизатора 15 поцключен к управляющим входам преобразователей 3 и 4, регистров 7 и 11 сдвига и запоминающей ячейки 10,. выход которой подключен к первому входу всех дешифраторов 19 соответствия, второй вход которых соединен с соответствующим выходом первого регистра 7 сдвига, выход подключен к соответствующему накопителю 20. К параллельным входам первого регистра 7 сдвига подключены соответствующие выходы матричного дешифратора 5.

Устройство работает в пяти режимах.

Первь|й режим — вычисление оценок корреляционныХ функций в реальном масштабе времени по знаковому методу с .применением вспомогательных сигналов.

Вычисление оценок корреляционных функций осуществляется параллельно за

Й циклов (где Й -объем использованной выборки). Период следования импульсов иа выходе 18 синхронизатора 15 равен шагу задержки 6 . Регистр 7 сдвига работает в режиме послецовательного сдвига информации поступающей с вы) хопа первого цифрового дискриминатора

6. На входы 1 и 2 подаются исследуемые случайные сигналы К (t ) и У (. ) которые преобразуются в двоичный код аналого-цифровыми преобразователями 3 и 4. цифровые дискриминаторы 6 и 8. сравнивают коды, выдаваемые преобразователями 3 и 4, с кодами, поступаюшими от генератора 12 нсевдослучвйных чисел. цифровые дискриминаторы 6 и 8 выдают логическую единицу, если код входного сигнала больше кода вспомогательного сигнала, и логический ноль в противном случае. Двоичная последовательность с выхоца цифрового Дискриминатора 6 задерживается регистром 7 сдвига и подается на один из входов соответствующего дешифратора 19 соответствия, нв вторые входы которых подается двоичная последовательность с выхода цифрового дискриминатора 8 через запоминаю. щую ячейку 10, На выхопе накопителей

20 в виде точек (к-число разрядов регистра.7 сдвига, равное числу интер.валов квантования преобразователя 3), равностояших вдоль аргумента с шагом -, получаем оценку корреляпионной фу кц"" R«„(Х1 °

Второй режим — вычисление оценок интегрального закона распределений F(x) случайного процесса х(t ).

Вычисление оценок Г (x) осуществляется параллельно зв N циклов. Регистр 7

35 сдвига работает в режиме параллельной записи, а запоминающая ячейка 10 (триггер) и регистр 11 сцвига установлены в единичное состояние, которое не ме= няется в течение процесса измерения

Р(х).

Оценка---Р(х) получается на выходе накопителей 20 в виде 2 = К(П -чисA л о разр ялов аналого-цифр ового пре о6ра-зователя) точек, равноотстоящих вдоль оси аргумента с шагом h,Õ, равного уровню квантования преобразователей 3.

Получение -F(x<) на выходе i -ro нако-. пителя группы 20 обеспечивается за счет работы дешифратора 5 в соответствии с соотношением

1 при «(t)<1(;+ (А=

О РРи ЙРУ1 ИЪ «М

При этом нв соответствующем выходе пешифратора 5 получается единичный сигнал в соответствуюший разряц регистра 7 спвига и через соответствующий лешиф732890

6 ратор l 9 соответствия — в соответствуюший накопитель 20.

Таким образом, на выходе накопитепей 20 после Й пиклов усреднения буцет и получена оценка 2 = точек интегрального закона распределения F (x).

Третий режим — вычисление оценок дифференциального закона распределения

&{x) случайного процесса х(t ). Данный режим отличается от предыцушего работой матричного дешифратора 5, который в данном случае работает в соответствии с соотношением

ЬХ h,Õ

4 ПРИ X; — — < ф) < ;+—

2 . 2

О ПРИ ВКРУГИ«Х (<)

На выходе накопителей 20 после и пиклов усреднения будет получена оценка

2" = точек цифференпивльного распределения W (х).

Четвертый режим — вычисление оценок интегрального двумерного закона распределения F(x;y; : ) случайных процессов х(1 ) иу(t).

Оценка Г(х;у; с ) получается на выходах накопителей 20 в виде оценок

2 =k точек сечения по 3. пои

У У. i=const С=(q, <)a® q=constр

ll I /

me l = — 0,1,2,....., (2 — 1) — состояние счетчика 13;

Q =0,1,2,......, Q номер разряда регистра 11 сдвига.

Период ь|.„ следования импульсов на выхоце 14 синхронизатора -15 равен аЛ„„=М с+О,, где 8 — время регистрации всех точек опенки с выходов накопителей 20 и установка их в исходное состояние. Периоп вЫ 7 следования импульсов с выхода 17 синхронизатора 15,равен ь1„ =а „„-К

Вычисление оценок Р(х;у; % ) осуществляется в (8 +1) этапов, в каждом из которых находится оценка F(x;y„. e ) при всех значениях х и у>но при одном конкретном значении :- с иэменяюшем- ф1 ся ступенчато с шагом т. Переход от одного этапа к цругому, т.е, изменение аргумента с, осуществляется автоматически, с помощью коммутатора 16, импульсами с выхода 17 синхронизатора

15, Регистр 11 сдвига и коммутатор 16 позволяют изменять г в препелах от 0 цо Bak с шагом h> .

Каждый этап состоит из К подзтапов, в каждом из которых находится оценка .Р (х;у; 1. ) параллельно К точек, отстояших равномерно вдоль оси х через

I

В каждом цикле одновременно измеряется k точек характеристики случай55 ного процесса, что увеличивает быстродействие устройства и позволяет производить вычисления в реальном масштабе времени, 7

7328 3X-, приу=у -coAst, c= = - сО bi,(räåY — значение кода входного сигнала () при k-Îì состоянии счетчика

13). Переход от одного подэтапа к другому, т.е. изменение уровня анализа у осуществляется импульсами с выхода 14 синхронизатора 15, Каждый подэтап.состоит из N циклов, совпадающих по длительности с циклами вычисления корреляционных 1О функций. В каждом цикле в дешифрирующую матрицу 5 преобразователя 3 яодается код сигнала Х (). Вход матрицы 5 открывается сигналом с выхода цифрового дискриминатора 9, который работает в таком же режиме, что и дешифратор 5. Уровень срабатывания дискриминатора 9 задается счетчиком 13.

Матричный дешифратор 5 и дискриминатор 9 работают в соответствии с соот20 ношением аналогичным второму режиму.

За М циклов вычисляется оценка

F. (x;y; e ) интегрального двумерного закона распределения случайных сигналов х() и У() в виде k точек, равноотстоящих по аргументу Х с шагом ьк при = У ч==(-414 ..

Все же сечения оцеики Г(х;у; С ) получаются последовательно эа время

Т=а q"-(1Ч ас+ e) g g

Пятый режим — вычисление оценок дифференциального двумерного закона рас пределения yV (х;у; C ) случайных, процессов Х () и у(1 ).

Банный режим отличается от предыду- З5 щего тем, что дешифратор 5 и дискриминатор 9 работают в соответствии с соот-. ношением аналогичным третьему режиму, 40

Таким образом, данный анализатор требует меньших аппвратурных затрат, так как для измерения нескольких характеристик случайных процессов используется одна группа накопителей, а также уменьшается число счетчиков и эле45 ментов И. Аналоговые схемы задания уровня анализа и получения сигналов сравнения заменены цифровыми, что повысило надежность устройства и позво50 ляет использовать современную элементную базу на ИС.

Устройство также обеспечивает автоматическое изменение аргумента при измерении д ву мерных звк онов распределения, что также повышает быстродействие устройства и его надежность.

Ожидаемый экономический эффект от использования предлагаем ого изобретения может быть вычислен путем определения объема сокращаемого оборудования, определяется путем сопоставительного анализа предлагаемого и известного устройств и его примерной стоимости. дополнительное оборудование, вводимое в предлагаемое устройство, по своему объему примерно равно оборудованию входной части известного анализатора. При вычислении 64 точек случайной функции объем сокращаемого оборудования равен 128 схемам совпадения (16 схем 133ЛАЗ и 22 схемы 133ЛА4) и 128 накопителям (примерно 256 схем

133ИЕ5), что составляет в стоимостном выражении примерно 1600 руб.

Таким образом, ожидаемый экономический эффект на один анализатор составляет 1 600 руб., при этом предлагаемое устройство имеет большое быстродействие и высокую надежность работы, Формула изобретения

Многоканальный статистический анализатор, содержащий матричный дешифратор, синхронизатор, первый управляющий выход которого подключен к управляющим входам запоминающей ячейкииперво,го регистра сдвига, разрядные выходы которого через дешифраторы соответствия соединены с разрядными накопителями, выход запоминающей ячейки соединен с управляющим входом дешифраторов соответствия, второй управляющий выход синхронизатора соединен с входом счетчика, отличающийся тем, что, с целью сокращения оборудования и повышения быстродействия анализатора, в него введены три цифровых дискриминатора, генератор псевдослучайных чисел, коммутатор; второй регистр сдвига и два аналого-цифровых преобразователя, информационные входы которых являются соответствующими входами анализатора, а управляющие подключены к первому управляющему выходу синхронизатора, выходы аналого-цифровых преобразователей подключены к первому входу соответственно первого и второго цифровых дискриминаторов, вторые входы которых объе732S90

C) динены и подключены к выходу генератора псевдослучайных чисел, выход первого дискриминатора соединен с входом,сдвига первого регистра сдвига, выход второго цифрового дискриминатора соединен с информационным входом запоминаюшей ячейки, кроме того, выход второго аналого-цифрового преобразователя соединен. с первым входом третьего цифрового дискриминатора, второй вход которого соединен с выходом с етчика, а выход третьего дискриминатора соединен с входом сдвига второго регистра сдвига, управляющий вход которого соединен с первым управляюшим выходом синхронизатора, а выход второго регистра сдви10 га подключен к информационному входу коммутатора, управляюший вход которого соединен с третьим управлякнпим выходом синхронизатора, выход коммутатора подключен к первому информационному входу матричного дешифратора, второй информационный вход которого соединен с выходом первого аналого-цифрового преобразователял я. о Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

N 369944, кл. 5 06 F 15/36, 1972.

2. Авторское свидетельство СССР

Лю 383057, кл. g 06 F 15/36, 1973 (прототип).

Составитель Э. Сечина

Редактор М. Ликович Техред М. Петко Корректор H. Стец

Заказ 1 5 5 5/1 1 Тираж 751 . Подписное

ИНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент, r. Ужгород, ул. Проектная, 4.