Вероятностное суммирующее устройство

 

рте « " т., " " еская (" о те::Ф цБ„

ОПИСАНИ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИ ВТВПЬСТВУ

Союа Сеаетсник

Социалистических

Республик (u>737948 (61) Дополнительное к авт свид-ву (51) М. Кл.2 (22) Заявлено 240375 (21) 2116745/18-24 с присоединением заявки ¹ (23) Приоритет—

0 06 P 7/38

Государственный комитет

СССР по делам изобретений.и открытий

Опубликовано 300580.Бюллетень № 20 (53) УДК 681.3 (.088. 8) Дата опубликования описания 3005.80 (72) Автор изобретения

В .И. Е рухимович (71) Заявитель (54 ) ПСЕВДОСТОХАСТИЧЕСКОЕ СУИГИИРУКЩЕЕ

УС1РОИС ВО!

Изобретение относится к области вычислительной техники и может быть исйользовано в стохастических вычислительных машинах для сложения чисел, представленных в двоичной форме.

Известны устройства для сложения. вычитания, работающие по вероятност- но-импульсному принципу (1). . Однако быстродействие этих

: устройств ограничено.

Наиболее совершенным является вероятностное суммирующее устройство, содержащее по числу слагаемых и-разрядные регистры,.группы коммутаторов, впервые входы каждой группы !5 коммутаторов соединены с .выходами одноименного и-разрядного регистра, К - входовой элемент ИЛИ, выход которого подключен к счетному входу счетчика, и первую группу элементов И (2) .

В этом устройстве исходные числа, представляющие суммируемые числа, преобразуются в случайные последовательности с вероятностью появления импульса, пропорциональной исходным числам. Указанный метод кодирования позволяет применять дизъюнктор для сложения двоичных чисел, что существенно упрощает схему суммирующего устройства.

Однако при представлении суммирующих чисел случайными последовательностями, точность вычислений находится в зависимости от длины декодируемой последовательности, представляющей результат вычислений.

Поэтому достижение высокой точностй результата вычислений приводит к значительному снижению быстродействия устройства.

Цель изобретения — повьваение быстродействия, Поставленная цель достигается тем, что устройство содержит вторую груйпу элементов И, группу элементов ИЛИ, группу сумматоров по модулю два, дешифратор и и-разрядный сдвиговый регистр с обратной связью, единичный выход старшего разряда которого соединен со вторыми входами первых коммутаторов каждой группы, единичные выходы других разрядов сдвигового регистра с обратной связью подключены соответственно к одним входам первой группы элементов и другие входы каждого из которых соединены с нулевыми выходами одноимен-

737948 ного и вСех предыдущих разрядов сдвигового регистра с обратной связью, выходы элементов И первой группы подключены соответственно ко вторым входам коммутаторов, кроме первых, выход элемента Й младшего разряда первой группы соединен с управляющим входом счетчика, вход каждого элемента ИЛИ соединен соответственно с выходом соответствующего коммутатора, выход каждого элемента ИЛИ подключен к первому входу соответствующего элемента

И второй группы, выходы которых подключены ко входам К-входового элемента ИЛИ, вторые входы элементов И второй группы через дешифратор соединены с выходами сумматоров по модулю два, первый вход каждого

:,из которых соединен с единичным выходом соответствующего разряда сдвигового регистра с обратной связью, второй вход каждого сумматора по модулю два подключен к еди- ничному выходу последующего разряда сдвигового регистра с обратной связью !

Блок-схема устройства приведена на чертеже.

Устройство содержит и-разрядные регистры 1 по числу слагаемых, сдвм.говый- регистр с обратной связью 2, группу элементов И 3, группу коммутаторов 4, группу элементов 5 ИЛИ, группу сумматоров по модулю два б дешифратор 7,группу элементов И 8,Квходовой элемент 9 ИЛИ и счетчик 10.

Вйходы сдвигового регистра 2 подключены ко входам сумматоров по модулю два б и через элементы 3 И вЂ” ко вторым входам коммутаторов 4. Первые входы коммуматоров 4 соединены с выходами п-разрядных регистров 1. Выходы коммуматоров 4 через элементы

5 ЙЛИ подключены к первым вход м элементов 8 И, вторые входы которых через дешифратор 7 подключены к выходам сумматоров по модулю два б, а выходы элементов 8 И соединены со входами К-входового элемента 9 ИЛИ,: выход которого соедйнен со счетным входом счетчика 10.

Устройство работает следующим образом.

С помощью сдвигового регистра с обрати и связью 2, группы элементов

3 И, г уппы коммутаторов 4 и группы элемен в 5 ИЛИ двоичные коды чисел, содержащиеся в регистрах 1, преОбраэуются в К псевдослучайных последователей, математическое ожидание каждой из которых пропорционально соответствующему < суммируемому, числу.

С помощью сдвигового регистра 2, сумматоров по модулю два б, дешифратора 7 и элементов 8 И образуются К несовместных в одном такте псевдослучайнйх последовательностей, мате(маатическое ожидание каждой из котоФормула изобретения

Псевдостохастическое суммирующее устройство, содержащее по числу слагаемых и- разрядные регистры, группы коммутаторов, первые входы каждой группы коммутаторов соединены с. выходами одноименного п-разрядного регистра, К-входовой элемент ИЛИ, выход которого подключен к счетному входу счетчика, и пер- ,вую группу элементов И, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, в него введены вторая группа элементов И, группа элементов ИЛИ, группа сумматоров по модулю два, дешифратор и и-разрядный сдвиговый регистр с обратной связью, единичный выход старшего разряда которого соединен со вторыми входами первых коммуматоров каждой группы, единичные выходы других разрядов сдвигового регистра с обратной связью подключены соответственно к одним входам первой группы элементов И, другие входы каждой из которых соединены с нулевйми выходами одноименного и всех предыдущих разрядов сдвигового регистра с обратной связью, выходы элементов

И первой группы подключены соответственно ко вторым входам коммутаторов кроме первых, выход элемента И младшего разряда первой группы coe-

50 рых пропорционально произведению соответствующего суммирующего числа на весовой коэффициент 2, где

1. -. является целой частью Iog@K.

Операция сложения псевдослучайных последовательностей выполняется

К-входовым элементом ИЛИ, к выходу которого подключен счетчик 10, коммутируемый на максимальный период сдвигового регистра 2 и воспроизводящий в двоичном коде результат операции сложения К двоичных чисел.

Применение сдвигового регистра

С линейной обратной связью, элементов И, а также сумматоров по модулю цва, подключенных к дешифратору, цает возможность представления двоичных чисел несовместными псевдослучайнЫми тактированными последовательностями, имеющими период дли20 ной 2 -1 тактов, что позволяет производить операцию сложения К двоичных чисЕл с помощью К-входового элемента ИЛИ за 2 -1 тактов (n .число разрядов двоичных чисел и сдви 5 гового регистра), при этом погрешность результата вычислений не превышает величины 2

При заданной точности вычислений, определяющей разрядность, быстродействие данного устройства превышает быстродействие известных псевдостохастических устройств.

737948

Составитель О.Майоров

Техред О.Легеза

Корректор М.шароши

Редактор И.Нанкина

Тираж 751

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Ф

Подписное .Заказ 2566/8

Филиал ППП - Патент,г. Ужгород, ул. Проектная, 4 динен с управляющим входом счетчика, вход каждого элемента ИЛИ соединен соответственно с выходом соответствующего коммутатора, выход каждого элемента ИЛИ подключен к первому входу соответствующего элемента И второй группы, выходы которых подключены ко входам К-входового элемента ИЛИ, вторые входы элементов И второй группы через дешифратор ñîåдинены с выходами сумматоров по модулю два, первый вход каждого из . которых соединен с единичным выходом соответствующего разряда сдвиговогo регистра с обратной связью, второй вход каждого сумматора по модулю два подключен к единичному выходу после дующего разряда сдвигового регистра с обратной связью.

Источники информации, принятые do внимание при экспертизе

1. Яковлев В.В., Федоров P.Ô.

Стохастические вычислительные машины, Л., 1974, с.46-51.

2. Гладкий B.С. Вероятностные вычислительные модели ° М., Наука, 1973, с.104-106, рис 4 (прототип).