Оперативное запоминающее устройство на мдп-транзисторах

 

ОП ИСАН ИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (iii 744726

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву— (22) Заявлено 29.04.74 (21) 2021824/18-24 (51) М. Кл. с присоединением заявки №вЂ” б 11 С 15/00

Государственный комитет (23) Приоритет—

Опубликовано 30.06.80. Бюллетень №24 (53) УДК 621.377 (088.8) l30 делам изобретений н открытий

Дата опубликования описания 05.07.80 (72) Автор изобретения

В. Е, Хавки н тл (71) Заявитель

I (54) ОПЕРАТИВНОЕ ЗАПОМИНА1ОЩЕЕ УСТРОЛСТВО

НА МДП-ТРАНЗИСТОРАХ,У

Изобретение относится к автоматике и вычислительной технике.

Известны динамические запоминающие устройства, содержащие матрицу четырехтранзисторных запоминающих элементов с транзисторами предварительного . заряда столбцов и выходными вентильными транзисторами столбцов, дешнфраторы строк и столбцов, каждый выход которых соединен с соответствующей шиной строки или столбца через вентильный транзистор и буферную ячейку, иннерторы кода адреса, логические схемы {1}.

Недостатком таких запоминающих устройств является необходимость" периодичесI кого прерывания обращений к запоминающим устройствам (на 32 — 64 за каждые

1 — 2 мс для проведения регенерации информации во всех запомннакнцих элементах).

Такие прерывания приводят к потере машинного времени.

Наиболее близким к данному техническому решению является оперативное запоминающее устройство (ОЗУ), выполненное с использованием МДП-транзисторов, содержащее матрицу четырехтранзисторных запомннакнцих элементов, адресные входы ко2 торых в строках, а разрядные — — в столбцах, соответственно объединены, при этом разрядные входы соединены соответственно со стоками выходных вентильных транзисторов столбцов и истоками транзисторов предварительного заряда столбцов, причем стоки последних соединены с шиной питания, истоки выходных вентильных транзисторов столбцов соединены ссютветственно с разрядными шинами устройства, а затворы— соответственно с истоками буферных тран 0 зисторов разрядных формирователей, затворы которых соединены соответственно с ис. токами входных вентильных транзисторов разрядных формирователей, стоки входных веитильных транзисторов разрядных формирователей соединены с соответствующими выходами дешифратора столбцов, входы которого соединены с соответствующими выходами блоков формирования прямого и инверсного кода адреса, дешифратор строк, входы которого соединены с соответствующими выходами блоков формирования прямого.и инверсного кода адреса, а выходы— соответственно со стоками входных вентиль-. ных транзисторов адресных формирователей, истоки входных вентильных транзисторов

744726 адрсспы:с формирователей соединены соответственно с затворами буферных транзис. торов адресных формирователей, причем входы всех блоков формирования прямого и инверсного кода «соответствующими входными шинами кода адреса устройства !2 .

Такое устройство также обладает недостаточным быстродействием.

Цель изобретения — повышение быстродействия ОЗУ.

Для достижения указанной цели устройство дополнительно содержит транзисторы предварительного разряда строки, истоки которых соединены с шиной нулевого потенциала, затворы — с затворами транзисторов предварительного заряда столбцов и с выходом элемента HE-ИЛИ, а стоки -- соответственно с истоками двух выходных вентильных транзисторов адресных формирователей в каждом адресном формирователе, причем сток и затвор первого выходного вентильного транзистора в каждом адресном формирователе соединен соответственно с истоком и стоком буферного транзистора, а сток и затвор второго выходного вентильного транзистора — с истоком и стоком дополнительного буферного транзистора, затвор которого соединен в каждом адресном формирователе с истоком дополнительного входного вентильного транзистора, сток дополнительного входного вентильного транзистора в каждом адресном формирователе соединен с соответствующим выходом дешифратора строк, причем первая и вторая шины импульсного питания устройства подключены ко входам элемента ИЛИ, выход которого соединен со входами импульсного питания дешифраторов строк и формирователя прямого и инверсного кода адреса, третья шина -- к первому входу элемента

HF-ИЛИ, к затворам входных вентильных транзисторов адресных и разрядных форми- рователей и стокам дополнительных буферных транзисторов адресных формирователей, а четвертая шина — ко второму входу элемента HF.-ИЛИ, стокам буферных транзисторов адресных и разрядных формирователей и затворам дополнительных входных нентильных транзисторов адресных формирователей.

1-1а чертеже изображена функциональная блок-схема оперативного запоминающего устройства на МДП-транзисторах.

Устройство содержит блок формиро- " вания прямого и инверсного кода адреса; нагрузочные транзисторы 2, связанные с ним вентильный транзистор 3 и стробирующий . транзистор 4. К блоку l подключены дешифратор 5 строк и дешифратор 6 столбцов, дешифратор 5 строк включает нагрузочный транзистор 7 и соединенные с ним вентиль- ные транзисторы 8, с которыми связаны входные вентильные транзисторы 9 и дополнительные входные вентильные транзисторы !О адресных формирователей l l, которые также включают буферные транзисторы 12 и дополнительные буферные транзисторы 13, соединенные через выходные вентильные транзисторы !4 с транзисторами

15 предварительного разряда строки. Элемент 16 HE-ИЛИ подключен через транзисторы 7 предварительного разряда столбцов к матрице 18 четырехтранзисторных запоминающих элементов 19, подключенных к выходным вентильным транзисторам 20 столбцов. Элемент 21 ИЛИ соединен с бло1е ком формирования прямого и инверсного кода и дешифратором 5 строк. Разрядные формирователи 22, включающие буферные транзисторы 23 и соединенные с ними вентильные транзисторы 24 подключены к элементу 16 HE-ИЛИ и к дешифратору 6 столбцов.

Устройство содержит разрядные шины 25 матрицы, шину 26 нулевого потенциала, шины 27 — 30 импульсного питания, входную шину 3! кода адреса, !пину 32 питания, е выходную разрядную шину 33 устройства.

В матрице 18 четырехразрядных запоминающих элементов 19 адресные входы в строках и разрядные в столбцах соответственно объединены, разрядные шины 25 соединены соответственно со стоками выходных вентиль ных транзисторов 20 столбцов и истоками транзисторов 17 предварительного заряда столбцов, причем стоки. последни.х соединены с шиной 32 питания; истоки выходных вентильных транзисторов 20 столбцов со© единены соответственно с разрядными ши- . нами 33 устройства, а затворы -- с истоками буферных транзисторов 23 разрядных формирователей 22.

В разрядных формирователях 22 затворы буферных транзисторов 23 соединены з соответственно с истоками входных вентильных транзисторов 24, стоки которых соединены с соответствующими выходами. дешифратора 6 строк.

В адресных формирователях 1 стоки

4а входных вентильных транзисторов 9 и 10 соединены с выходамй дешифратора 5 строк, истоки транзисторов 9 и 10 соединены соответственно с затворами буферных транзисторов 12 и 13, стоки которых связаны с шинами 29 и 30 импульсного питания, а ис З токи соединены со стоками выходных вентильных транзисторов 14, затворы которых . объединены со стоками транзисторов 12 и !3, а истоки соединены со стоками транзисторов 15 предварительного разряда строки.

Истоки транзисторов !5 соединены с шиной нулевого потенциала, а.затворы — с затворами транзисторов 17 предварительного за- . ряда столбцов и выходом элемента 16

HF-ИЛИ.

В блоке 1 формирования прямого и ин версного кода затвор и исток стробирующего транзистора 4 подключены к затворам с0ответственно нагрузочного транзистора 2 и вентильного транзистора 3. Истоки траи744726 зисторов 2 и 3 объединены и подключены к выходам прямого и инверсного кода ао a> ... а „а .. а„а„, который поступает на дешифратор 6 столбцов. Стоки транзисторов 3 объединены и подключены к выходу элемента 21 ИЛИ.

В лешифраторе 5 затвор нагрузочного транзистора 7 подключен к выходу логического элемента 21 ИЛИ, а. исток подключен к параллельно включенным транзисторам 8, стоки которых подключены к выходу элемента 21, а истоки — к транзисторам 9 и 10 адресных формирователей 11.

Оперативно запоминающее устройство на МДП-транзисторах работает следующим образом.

При подаче кола адреса по вхолным шинам кода адреса устройства 31 на блоке формирования прямого и инверсного кода адреса происходит заряд паразитных емкостей шин прямого хода адреса в тех разрядах, где на вхоле запоминающего устройства (ЗУ) устанавливаются логическая

«1», и разряд в тех, где на входе устанавливается логический «О». стробирующих транзисторов 4 блока формирования прямого и инверсного кода адреса, нагрузочных транзисторов 7 дешифратора строк, нагрузочных транзисторов 2 прикладываются напряжения фазы l II. Поочередная подача фаз 1 и 11! на эти затворы осуществляется элементом 21 ИЛИ, ко входам которого присоединены шины фаз I и !11.

Во время лействия фазы III во входных цепях и в дешифраторе протекают те же процессы, только происходит заряд емкостей адресных формирователей второй цепи, эа творы дополнительных буферных транзисторов 13 адресных формирователей которых соединены с выходами дешифратора через дополнительные входные вентильные транзисторы 10 второй цени, затворы которых подключены к шине фазы lll + IV. и Этот процесс не влияет на происходящий в этот момент процесс считывания (записи) по предыдущему адресу, так кяк выходной вентильный транзистор 14 этого плеча каждого адресного формирователя 11 заперт нулевым потенциалом, присутствующим на шине 1+ IИ, с которой соединены затворы указанных вентильйых транзисторов.

Таким образом в момент считывания (записи) по предыдущему адресу происхолит подготовка. следующего адреса (заряд емкостей буферных ячеек соответствующей строки).

После окончания фазы III + IV происходит, как было показано ранее, предварительный заряд столбцов и разряд строк. В начале фазы I,l + П! происходит возбужде>в ние строки, адрес которой был подготовлен во время фазы lll,ill + IV, и начинается подготовка следующего алреса, как было описано для начала процесса.

Таким образом, предлагаемое запоминающее устройство обеспечивает возможность

$5 обращений к нему дважды за кажлыи период по. различным адресам строк.

Если на вхол лешифратора 5 строк подавать поочередно кол адреса строки, по коШины инверсного кода адреса заряжаются через нагрузочные транзисторы 2 блока формирования прямого и инверсного кода адреса, если на вхоле «!» — через вентильные транзисторы 3 блока формирования прямого и инверсного кода адреса. Управление вентильным транзистором 3 осуществляется через стробирующий транзистор 4 блока формирования прямого и инверсного кола алреса, одновременно происходит заряд емкостей узлов дешифратора 5 строк и дешифраторов

6 столбцов через нягрузочный транзистор 7 и вентильный транзистор 8 дешифратора строк . В этот же момент через открытые по фазе 1 + 11 (шина импульсного питания-29) входные вентильные транзисторы 9 происходит зарял емкостей буферных транзисторов 12 адресных формирователей 11. По окончании фазы 1 закрываются транзисторы 4 и 2, а транзистор 3 остается открытым, если на данный вход была подана логическая «1».

На прямых и инверсных шинах устанавли- . вается потенциал, соответствующий коду адреса, поданному в фазе 1 (шииа 27). Тогда по окончанйи фазы 1 на всех невыбрянных выходах дешифраторов 5 и 6 строк и столб-, цов устанавливается нулевой потенциал и происходит до окончания фазы 1 + ll разряд емкостей буферных транзисторов 12 адресных формирователей 11 всех невыбранных адресов через входные вентильные тран. зисторы 9 и хотя бы один из транзисторов 8.

IIo окончании фазы -+ 11 входные вентильные транзисторы 9 закрываются, обеспечивая сохранение заряда на емкостях буферных транзисторов 12, и открываются все транзисторы 17 предварительного заряда столбцов и транзисторы 15 предварительного разряда. строк. Управляющий сигнал для них вырабатывается элементом l6 НЕ-ИЛИ, на входы которого поданы фазы 1+ 11 и III +

+ IV (шнна 30), а ня выходе вырабатывается мощный импульс в паузах между этими фазами. К моменту начала фазы

111 + IV заканчивается предварительный заряд столбцов и разряд строк и транзисторы 17 и 15 закрываются.

В выбранной строке протекает ток заряда шины строки от фазы 111 + IV через выходной вентильный транзистор 14 адресного

1е формирователя, затвор которого соединен также с фазой 111+ IV. При этом шины выбранного столбца оказываются подключенными к общим шинам записи-считывания через пару выходных вентильных транзисторов 20 столбцов.

Одновременно с этими процессами про- текает процесс подготовки следующего алреса строки, который подается к началу фазы 111 (шина 28). В этот момент к затвору

АЖЖа ьй

7 744726 п)>с) >, и код адреса строки, в кото ой олжр . исторов ад есных фо ми ователей

t()p()A лол>кно производиться считывание (за- ных транзисторов р . исторов р рой долж- истоки входных вептильных транзисторов алпа производиться регенерация то в каж р .l>, каж- ресных формирователей соелинены соответлом п«риоле обращения к 3У, кроме ственно с затворами буферных транзисторабочей операции (считывание или запись), ров адресных формиров т производится Регенерация информации в од- всех блоков формир

3 ков формирования прямого и инион из строк, Тогда за каждые 32 периода версного кода адреса сое алреса соединены с соответ)) )ра)пения к ЗУ емкостью l024 слова выпол- ствуюшими входными холными шинами кода адреса и,ееся тем, что, с целью няетсн полный цикл регенерации без вся- устройства, отличанииееся. т ких прерываний доступа к памяти. Кроме повышения быстродейс в> стродействия; оно дополнитого, поскольку полный цикл регенерации тельно содержит тр и з ит транзисторы предваритель))ри применении данного устройства умень- 1я ного разряда строки истоки к шается до нескольких десятков микросекунд, иены с шиной нулевого потенциала, затво1 снижается требование к длительности хра- ры — с затворами транзист< р нения информации в запоминающих эле- тельного заряда столбцов и с выходом. элементах. Это позволяет исключить запоминаю- мента HE-ИЛИ, а ст к, а стоки †. — соответственно

1$ щйе емкости и уменьшить размеры тран- - - с истоКами двух выхолных вент х лных вентильных транзисторов запоминающих элементов. В этом, зисторов алресных формирователей в кажслучае площадь кристалла, затрачиваемая дом алресном формирователе, .причем сток р выходного вентильного на размещение устройств коммутации строк, и. затвор первого выходног оказывается скомпенсированной " за " сЧет транзистора в каждом а есн ф уменынения площади, занимаемой матри- теле соединен соответственно с истоком и цей памяти.. > стоком буферного транзистора, а сток и затвор второго выходного вентильного транзистора — с истоком и стоком дополнительФормула изобретения . ного буферного транзистора, затвор которого соединен в каждом адресном формироваОперативное запоминающее устройство теле с истоком до с истоком дополнительного входного на МДП-транзисторах, содержащее матри- 2> вентильного транзи т анзистора, сток дополнительцу четырехтранзисторных запоминающих эле- ного входного вен ментов, у которых адресные входы в строках входного ве нтил ьного тра нзистора в

° кажлом адресном йорми1)ователе соединен и разрядные в столбцах соответственно объ- с соответствующим выходом деши ато а единены, при этом разрядные входы соеди- . р „„„„п ь

-нены соответственно со стоками выходных строк, причем первая и вторая шины имп льср р импульс ного питания устройства полключены ко вховентильных транзисторов столбцов и истока- дам эл ИЛИ ми транзисторов предварительного заряда нен со вхо > дам элемента, выход которого соеди-. стблбпов, причем стоки последних соедине- фрат р ф нен со вхолами импульсного питания дешираторов строк и формирователя прямого ны с шинои питания. истоки вь1ходных вен- и инверсного к а и инверсного кола адреса, третья шина— тильных транзисторов столбщ>в соединены к первому входу элемейта пг-ИЛИ, к затвосоответственно с разрядными шинами уст-. ) рам входных вентильных транзисторов адресройства, а затворы -- соответственно с ис- ных и разрялных формирователей и стокам токами буферных транзисторов разрядных дополнительных буферных транзисторов адформирователей, затворы которых соеди- ресных формирователей, а четвертая шина— иены соответственно с истоками вход- ко второму вхолу элемента НЕ-ИЛИ, сТОпых вентильных транзисторов разряд- кам буферных транзисторов адресных и азпых формирователей, стоки входных вен- рядных формирователей и затворам допол: тильных транзисторов разрядных формиро- нительных вхолных вентильнйх транзистователей соелинены с соответствующими вы ров адресных формирователей. ходами лешифратора столбцов, входы которого соелинены с соответствующими выходами блоков формировайия прямого и ин- 4i пРинЯтые во внимание пРи экспеРтиФ версного кола алреса, лешифраторов строк, 1. Патент Cll)A № 3685027, вхолы которого соединены с соответствую- кл. 340 — !73, 1972. щими выхолами блоков формирования пря- -- - 2. Валиев К. А. и д . Циф . и др. Цифровые интеграль ° . мого и инверсного кода адреса, а выходы — ные схемы на МДП-транзисторах. «(;ов. соответственно со стоками входных вентиль- радио)), l97l, с. 290.

744726

О.мю / А г

Составитель И. Горелова

Редактор И. Нанкннн Техред К.Шуфрнч Корректор М. Яенник

Заказ 3824fl 8 Тираж 662 Под п нс ное

НИИИПИ Государственного комитета СССР по делам изобретений н открытий

I 1303S, И<кива, Ж вЂ” 3S, Раушская наб., д. 4/5

Филиал П1П1 а Патент» г. Ужгород, ул. Проектная, 4