Мультиплексный канал

 

Ф

ОП И С -АН И Е

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВМДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (ii 752318 (6l ) Дополнительное к авт. свнд-ву (22) 3а я влено 1 7. 07. 78 (21) 2646888/1 8-24

Э (51 ) M. Кл. с присоединением заявки .%

4 06 F 3/04

Гооудеротеенный комитет (23 ) П риоритет оо делам иаабретеннй и открытий

Опубликовано 30.07.80. Бюллетень ¹28 (53) УДК 681,327.. 7(08 8. 8) Дата опубликования описания 02 р8 8р (72) Авторы изобретения

А. Г. Шакарян, Г. А. Оганян, Г. А. Ягджян и М. Г. Оганян (7I ) Заявитель (54) M УЛ ЬТИПЛЕ КС Н ЫЙ КАНАЛ

Изобретение относится к цифровой вычислительной технике и может быть использовано для ввода-вывода информаi ции в цифровых вычислительнык машинах и системах, в которых взаимосвязь устройств осуществляется через магистральный канал или общую шину.

Известны мультиплексные каналы, содержащие блок для сопряжения с внешними устройствами, регистр информации, блок местной памяти, управляющий блок, регистр для хранения управляющей информации, блок модификации адресов и счета данных, блок для сопряжения с процессором и блок для сопряжения с оперативной памятью fl).

Недостатком этих устройств являются ограниченные функциональные возможности канала, обусловленные невозможностью работы с процессором, подключенным по магистрали типа "общая шина".

Наиболее близким по технической сущности к предлагаемому является мультиплексный канал, содержащий регистр уп-. равляющей информации, блок местной памяти, первый вход и первый выкод ко» торого соединены соответственно с первьгм выходом и первым входом регистра управляющей информации, блок модифика5 ции адресов и счета данных, информационный вход которого соединен со вторым выходом регистра управляющей информ»ции, а выход - co вторым входом блок»

10 местной памяти, буферный регистр, блок для сопряжения с внешними устройствами, первый вход и первый выход которого соединены соответственно с первым выходом и первьгм вкодом буферного ре15 гистра, управляющий блох, первый, второй, третий, четвертый выходы которого соединены соответственно с управляющими входами регистра управляющей информации, блока местной памяти, блока модификации адресов и счета даннык, буферного регистра, пятый выкод, первый и второй входы управляющего блока соединены соответственно со вторым входом, вторым выходом блока для сопряжения

Поставленная цель достигается тем, что в мультиплексный канал, содержащий блок сопряжения с процессором, пер вые вход и выход которого являются первыми входом и выходом канала, регистр управляющей информации, блок местной памяти, первые вход и выход

KoTopol.-о соединены соответственно с первыми выходом и входом регистра управ25 лиощей информации, блок модификации адресов и счета данных, информационный вход которого соединен со вторым выходом регистра, управляющей информации, а выход — co вторым входом блока местЗо ной памяти, буферный регистр, блок сопряжения с внешними устройствами, первые вход и выход которого соединены соответственно с первыми выхсщом и входом буферного регистра, управляющий

35 блок, первый, второй, третий и четвертый выходы которого соединены соответственно со вторым. входом регистра управляющей информации, третьим входом блока местной памяти, управляющим входом

40 .блока модификации адресов и счета данных и вторым входом буферного регистра, пятый выход и первый и второй вхо» ды управляющего блока соединены соответственно со вторыми входом и выхо45 дом блока сопряжения с внешними устройствами и с третьим выходом регистра управляющей информации, третьи вход и выход блока сопряжения с внешними уст» ройствами являются соответственно вторыми вкодом и выходом канале, введены регистр команд и состояний, регистр адреса, регистр выходной информации, причем вторые вход и выход блока сопряжения с процессором соединены соответст55 венно с первыми выходом и входом регистра команд и состояний, второй Выход и второй вход которого соечинены соответственно с третьим входом и шестым

50

3 7523 с внешними устройствами и с третьим выходом регистра управляющей информации. Кроме того, атот мультиппексный канал содержит блок для сопряжения с процессором и блок для сопряжения с оперативной памятью (21.

Недостаток етого канала состоит в ограниченных функциональных возможностях, что не позволяет обеспечить работу канала с процессором, подключенным к 10 общей магистрали.

Ileab изобретения расширение функциональных возможностей канала за счет обеспечения егo работы с магистралью типа "общая шина .

18 ф выходом управляющего блока, третий и четвертый входы блока сопрояжения с процессором соединены соответственно с выходом блош модификации адресов и счета данных и выходом регистра выходной информации, первый вход которого соединен с четвертым выходом регистра управляющей информации, пятый выход которого соединен с третьим выходом 6ïoка сопряжения с процессором и третьим входом буферного регистра, второй выход которого соединен с пятым входом блока сопряжения с процессором и треть. им входом регистра управляющей информации, четвертый и пятый входы которого соединены соответственно с четвертым выходом блока сопряжения с процессором и выходом регистра адреса, первый вход которого соединен с пятым выходом блока сопряжения с процессором, шестой выход которого соединен с чет» вертым входом управляющего блока, седьмой, восьмой и девятый выходы которого соединены с соответственно со вторыми входами регистра адреса, регистра выходной информации и шестым входом блока сопряжения с процессором.

На чертеже показана блок-схема муль типлексного канала.

: Мультиплексный канал содержит блок

1 сопряжения с процессором, регистр 2 команд и состояний, в котором хранятся .код команды ввода-вывода, признак готовности, признак результата, признаки прерываний и признак уточнения прерывания, регистр 3 адреса, содержащий регистр адреса внешнего устройства и буферный регистр адреса первого командного слова канала, регистр 4 выходной информации, содержащий регистр слова состояния канала и регистр кода прерывания, управляющий блок 5 регистр 6 управляющей информации, содержащий регистры для хранения адреса командного слова канала, адреса внешнего устройся ва, кода операции, счета байтов, адреса данник, блок 7 модификации адресов и счета данных, буферный регистр 8, содержащий регистр абонента и регистр канала, блок 9 местной памяти и блок 10 сопряжения с внешними устройствами.

Устройство работает следующим образом.

Работа мультиплексного канала запускается в результате последовательных операций в магистральном канале. При задании команды "Начать ввод - вывод процессор (на чертеже не показан) загру75231 8 6 тивную память по адресту, хранящемуся с в регистре 6. После этого по сигналу, поступившему от управляющего блока 5, яю- блок 7 модифицирует адрес данных и счет о- 5a йтов.

Выполнение мультиплексным каналом операции записи осуществляется аналогично выполнению операции чтения.

1О

5 жает через блок 1 в регистр 3 адрес первого командного слона канала и адре внешнего устройства, а регистр 2 - код команды. ввода-вывода. При этом управл щим блоком 5 сбрасывается признак г товности в регистре 2.

Код команды ввода-вывода с выхода регистра 2 поступает на вход управляю щего блока 5. После окончания текущего цикла передачи данных адрес первого командного слова канала и адрес внешbet o устройства записываются из регист-, ра 3 в регистр 6. Управляющий блок 5 выдает сигнал, запускающий выборку блохом 1 командного слова канала из оперативной памяти (на чертеже не показано) в регистр 6 в режиме прямого цоступа. В процессе выборки блок 7 модифицирует адрес командного слова канала.

Блоком 10 осуществляется выборка одного из внешних устройств (на чертеже не показаны) по адресу, содержащемуся в регистре 6, и выдача кода операции.

Управляющий блок 5 устанавливает в регистр 2 признак результата, отражаю- 25 щий возможность выполнения командыНачать ввод-вывод при текущих состояниях канала, подканала и внешнего уст-, ройства. С установкой признака результата восстанавливается признак готов- ЗО ности в регистре 2.

При мультицлексном режиме работы уйравляющая информация из регистра

6 и блока 7 записывается в соответствующую ячейку блока 9.

После выдачи команды Начать ввод вывод процессор периодически анализирует информацию, содержащуюся в регистре 2 в ожидании формирования приз«

Щ нака результата, завершение которого определяется по установке признака готовности в регистре 2.

Операция ввод-вывода продолжается мультиплексным каналом после появле45 ния запроса от внешнего устройства, поступающего через блок 10 в управляющий блок 5. Полученный от внешнего устрой- . ства адрес через регистр 8 записывается в регистр 6 и используется для выборки

50 управляющей информации операции вводавывода из блока 9 в регистр 6.

При операции чтения байт данных, выданный устройством, через блок 10 загружается в регистр 8. Управляющий блок

5 выдает в блок 1 сигнал, запускающий

55 операцию записи на магистральном канале. В режиме прямого доступа байт данных из регистр 8 загружается в опера

B процессе передачи данных, при наличии соответствующих признаков в регистре 6, мультиплексный канал выполняет зацепление по данным или по команде.

Управляющий блок 5 выдает указание, по которому блок 1 осуществляет чтение очередного командного слова канала из оперативной памяти в регистр 6 в.режиме прямого доступа.

При окончании передачи данных или при аппаратных ошибках управляющий блок 5 устанавпивает в регистре 2 признак прерывания. С выхода регистра 2 признак прерывания поступает на вход блока 1, который формирует запрос на прерывание в магистральном канале. При обслуживании прерывания процессор через блок 1 читает содержимое регистра

2 и анализирует причину прерывания. В случае прерывания, обусловленного окончанием передачи данных, процессор имеет возможность через блок 1 установить! в регистре 2 признак уточнения прерывания, по которому управляющий блок 5 организует формирование слова состояния канала и кода прерывания (адреса внешнего устройства для которого сформулировано прерывание в регистре 4). По окончании формирования слова состояния и кода прерывания управляющий блок 5 устанавливает признак готовности в регистре 2.

Установив признак уточнения прерывания, процессор периодически анализирует регистр 2 в ожидании завершения формирования слова состояния канала и кода прерывания, признаком чего является вос.становление признака готовности. После этого процессор имеет возможность через блок 1 обратиться к регистру 4 для чтения слова состояния канала и кода прерывания.

Восстановление признака готовности в регистре 2 сопровождается сбросом кода операции, признака прерывания, отражающего окончание передачи данных, и призна. ка уточнения прерывания.

При сброшенном признаке готовности в регистре 2 мультиплексного канала вы7 75 дача процессором команд мультиплексному каналу запрещена.

Таким образом, мультиплексный канал благодаря введению новых блоков может быть использован в системах, где связь между устройствами осуществляется через магистральный канал или общую шину.

Тем самым обеспечивается возможность использования в таких системах внешних устройств, подключенных к интерфейсу ввода-вывода EC ЭВМ. Кроме того, при выполнении мультиплексным каналом операции ввода-вывода имеется в озможность использования подключенных к магистральному каналу внешних запоминающих устройств.

При использовании предложенного мультиплексного канала отпадает необходимость в аппаратных изменениях в контролерах внешних устройств EC ЭВМ при подключении их к ЭВМ с интерфейсами типа "магистральный канал" или общая шина . Возможность использования мультиплексного канала в таких системах, кроме того позволяет освободить процессор от выполнения ойераций вводавывода, что повышает эффективность его использования.

Формула изобретения

Мультиплексный канал, содержащий блок сопряжения с процессором, первые вход и выход которого являются первыми входом и выходом канала; регистр управляющей информации, блок местной памяти, первые вход и выход которого соединены соответственно с первыми выходом и входом регистра управляющей информации, блок модификации адресов и счета данных, информационный вход которого соединен со вторым выходом регистра управляющей информации, а выход - со вторым входом блока местной памяти, буферный регистр, блок сопряжения, с внешними устройствами, первые вход и выход которого соединены соответственно с первыми выходом и входом буферного регистра, управляющий блок, первый, второй, третий и четвертый выходы которого соединены соответственно со вторым входом регистра управляющей информации, третьим входом блока местной памяти, управляющим входом блока модификации и счета данных и вторым входом буферного регистра, пятый выход и первый и второй входы управляющего блока соединены соответственно со вторыми входом и выходом блока сопряжения с внешними устройствами и с третьим выходом регистра управляющей информации, третьи вход и выход блока сопряжения с внешними устройствами являются соответственно вторыми входом и выходом канала, отличающийся тем, что, с целью расширения функцио5

10 нальных возможностей канала 3G счет обеспечения его работы с магистралью типа "общая шина", в него введены регистр команд и состояний, регистр адреса и регистр выходной информации, причем вторые вход и выход блока сопряжения с процессором соединены соответственно с первыми выходом и входом рег истра команд и состояний, второй выход и второй вход которого соединены соот15

?О ветственно с третьим входом и шестым выходом управляющего блока, третий и четвертый входы блока сопряжения с процессором соединены соответственно с выходом блока модификации адресов

«) 5

35 которого соединен с пятым выходом бло40 ка сопряжения с процессором, шестой выход которого соединен с четвертым входом управляющего блока, седьмой, восьмой и девятый выходы которого соединены соответственно со вторыми входами регистра адреса, регистра выходной информации и шестым входом блока сопряжения с процессором.

Источники информации, принятые во внимание при экспертизе

1, Патент США N 3336582; кл. 34 0-1 72.5, 1 968.

2, Авторское свидетельство СССР

М 525079, кл. Ci 06 Г 3/04, 1974 (прототип) .

5S и счета даннЫх и выходом регистра выходной информации, первый вход которо t го соединен с четвертым выходом регистра управляющей информации, пятый выход которого соединен с третьим выходом блока сопряжения с процессором и третьим входом буферного регистра, второй выход которого соединен с пятым входом блока сопряжения с процессором и третьим входом регистра управляющей информации, четвертый и пятый входы которого соединены соответственНо с четвертым выходом блока сопряжения с процессором и выходом регистра адреса, первый вход

752318

Составитель В. Вертлиб

Редактор Л. Веселовская Техред М. Кузьма Корректор Ю. Макаренко

Заказ 4746/7 Тираж 751 Подписное

UHHHHH Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4