Интерполятор

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОИ:КОМУ С ЕТИЗЬСТВУ

Свевз Свввтскик

Социалистическими

Рвслублик

<и813365 (61) Дополнительное к авт. свид-ву (22) Заявлено 27 ° 11 ° 78 (23) 2688085/18-24 с присоединением заявки и — (23) Приоритет—

Опубликовано 1Я}381. бюллетень т6 10 (я)м. к.з

8 05 В 19/18

Государственный квинтет

СССР но аман изобретений и отнрапий (53) УДК 621.503.55 (088;8) Дата опубликования описания 150381 (72) Авторы изобретения

В.Л.Кошкин и Э.Т.Горбенко (7! ) Заявитель (54) ИНТЕРПОЛЯТОР

Изобретение относится к автоматике н вычислительной технике и может быть использовано в различных системах программного управления, имеющих кодовые выходы.

Известен интерполятор, построен ный на двух, охваченных отрицатель" ной обратной связью, цифровых дифференциальных анализаторах, каждый иэ которых состоит из последовательно соединенных накапливающего сумматора, блока ключей переноса и регистра подынтегральной функции (или счетчика), причем выход переполнения накапливающего сумматора одного интегратора присоединен ко входу счетчика подынтегральной функции второго и наоборот, причем одна мэ этих связей подключена к суммирующему входу счетчика а другая — к вычитающему Щ . . Недостатком этого интерполятора является сложность програэвеирования цифрового синуса заданной частоты и низкая точность получения цифров6го синуса заданных различных частот.

Наиболее близким к изобретению является интерполятор, содержащий элементы И и ИЛИ, последовательно соединенные первый реверсивный счетчик, первый блок ключей и первый накапливающий сумматор, последовательно соединенные первый суммирующий счетчик, первый формирователь импульсов и первый элемент И, последовательно соединенные второй реверсивный счетчик, второй блок ключей и второй накапливающий сумматор, а также последовательно соединенные второй суммирующий счетчик, второй формирователь импульсов и второй элемент

И, выходы первого и второго формирователей импульсов подключены к соответствующим входам третьего элемента

И, а выход генератора импульсов — ко тв входу четвертого элемента И (2» .

Недостатком такого интерполятора является то, что,он не пригоден для воспроизведения зависимости.R соз Р

% х sing в том случае, если необходи © мо обеспечить заданную частоту изменения функции з1лФ и cos Ð, а не заданную скорость движения точки с координатами х = R созФ и у R з1л4 по окружности радиуса R, Количество; импульсов аргумента при изменении величины радиуса (амплитуды) R необходимо для интерполяции полного периода синусоиды в интерполяторах,, построенных на основе цифровых днфЗО ференциальных анализаторов (цдА), 813365 не постоянно и меняется в зависимос ти от амплитуды а в интерполяторах, построенных на основе оценочной функции, вообще отсутствует связь между координатными перемещениями и аргументом 1Р, так как он работает в декартовых координатах 11о формуле

R x + у1, т.е строит зависимость у f(x). Таким образом, этот интерполятор не позволяет просто и точно генерировать коды цифровых синусов заданных частот.

Цель изобретения — расширение функциональных возможностей интерполятора.

Цель достигается тем, что в интер полятор введены сумматор, первые триггер и делитель частоты, последовательно соединенные второй триггер и второй делитель частоты, последовательно соединенные третий суммирующий счетчик, дешифратор, шифратор, 20 третий блок ключей, третий накапливающий сумматор и третий триггер, а также последовательно соединенные четвертый суммирующий счетчик, четвертый блок ключей, четвертый накапливающий сумматор и третий делитель частоты, выход которого подключен к первым входам пятого и шестого элементов И, соединенных вторыми входами через первый и второй элементы

ИЛИ к соответствующим выходам дешифратора, первый вход третьего элемента ИЛИ соединен с выходом шестого элемента И, второй вход — через первый делитель частоты с выходом пято25

35 го элемента И, а выход — через последовательно включенные седьмой элемент И, четвертый эЛемент ИЛИ, socb-. мой элемент И и девятый элемент И со входом четвертого суммирующего счетчика, вход первого триггера под соединен к выходу третьего элемента

И, а выход - через восьмой элемент И ко вторым входам первого и второго элементов И, подключенных выходами ко вторым входам первого и второго блоков ключей соответственно, выХод .четвертого элемента И соединен со входом второго триггера, второй вход

45 третьего триггера подключен к выходу

S0 второго делителя частоты, а выходк первому входу десятого элемента И, выход которого соединен со вторыми входами третьего и четвертого блоков клеей, а второй вход — со вторым выходом второго триггера и с первым входом одиннадцатого элемента И, подключенного вторым входом ко второму входу девятого элемента И и ко входу интерполятора, а выходом - ко второму входу четвертого элемента ИЛИ, вход сумматора соединен со входамн первого суммирующего и второго реверсивного счетчиков и с выходом первоro накапливающего сумматора, а выход второго накапливающего сумматора -,Я со входами первого реверсивного и второго суммирующего счетчиков.

На фиг.1 изображена структурная схема интерполятора; на фиг.2 - цифровая синусоида с принятыми обозначениями.

Интерполятор (фиг.1) бодержит первый 1 и второй 2 реверсивные счетчики, первый 3 и второй 4 блоки ключей, первый 5 и второй 6 накапливающие сумматоры, первый 7 и второй 8 суммирующие счетчики, первый 9 и второй

10 формирователи импульсов, первый

11, второй 12 и третий 13 элемент И, первый триггер 14, восьмой 15 и девятый 16 элементы И, четвертый элемент ИЛИ 17, блок 18 выбора диска, реверсивный счетчик 19, генератор

20 импульсов, четвертый элемент И 21, вторые триггер 22 и делитель 23 частоты, десятый 24 и одиннадцатый

25 элементы И, третьи триггер 2б и суммирующий счетчик 27, дешифратор

28, шифратор 29, третьи блок 30 ключей и накапливающий сумматор 31, четвертые суммирующий счетчик 32, блок 33 ключей и накапливающий сумматор 34, третий делитель 35 частоты, пятый элемент И 36, первый делитель

37 частоты„ третий элемент ИЛИ 38, седьмой элемент И 39, второй элемент

ИЛИ 40, шестой элемент И 41, первый элемент ИЛИ 42 и сумматор 43.

Интерполятор работает в двух режимах: во вспомогательном режиме (" Расчет Ч ") и в основном режиме генерирования цифрового синуса заданной частоты и амплитуды (" Работа" ).

Вспомогательный режим "Расчет" служит для вычисления величины аргумента Ф, соответствующего четверти цифровой синусоиды заданной амплитуды. Перед началом работы в этом режиме информация распределяется по блокам устройства: в сумматоры 5 и

6 заносится машинная единица, т.е.

100000, в счетчики 7 и 8 — код амплитуды синусоиды А, в счетчик 2 также заносится код амплитуды синусоиды A,а счетчик 1 устанавливается в нулевое состояние. В интерполятор вводится потенциал "Расчет", открывающий элементы И 16 и 25, после чего поступает сигнал "Пуск", устанав ливающий триггер 14 в единичное состояние, элемент И 21 открывается, элемент И 39 закрыт, так как потенциал "Работа" в этом .режиме отсутствует. Частота f с выхода генератора

20 через элемент И 21 поступает на счетный вход триггера 22, где делится на две частоты fg и f сдвинутые друг относительно друга на 180 . Частота f через Элемент И 25, элемент

ИЛИ 17 и элемент И 15 (открытый единичным выходным сигналом триггера

26) поступает на входы элементов И

11 и 12, à с их выходов на управляющие входы блоков 3 и 4, что обеспечи813365 вает прибавление к числам, храниьым ды блоков 30 и 33, при этом коды с в сумматорах 5 и 6, кодов из счетчи- выхода шифратора 29 и счетчика 32 ков 1 и 2. Сигнал переполнения сум- суммируются с кодами в сумматорах 31 матора 5 вычитает единицу из счетчи- и 34 соответственно. ков 2 и 7, а сигнал переполнения Импульсы переполнения сумматора сумматора 6 вычитает единицу из счет- 34 через делитель е ь 35 элемент И 36 чика и д

8 обавляет ее в счетчик 1. или 41, следовательно, через делиТак осуществляется коррекция значений подынтегральной функции и подсчет мент И 39, открытый сигналом "Работа", прир ени ащ и по обеим координатам.

Импульсы переполнения сумматора 5 пают на вход элементов в этом режиме являются приращениями

10 торые передают эти си ают эти сигналы для такой косинуса, а импульсы переполнения же отработки, как в р ак в ежиме"Работа" су мматора 6 — приращениями синуса. только на значительно меньшей тактоТак б ет п одолжаться до тех пор, вой частоте. Отличием является то пока счетчики 7 и 8 не окажутся в ну- что в этом режиме лок р ак удет пр ле вом состоянии. Тогда формирователи 15 пропускает импульсы переполнения ения син са

9 и 10 запрещают прохождение импуль- сумматора 5, т.е. приращения си у сов аргумента через элементы И 11 и

12 соответственно, а как только оба го в этом счетчике 19 комбинация косчетчика 7 и 8 окажутся в нулевом со- дов меняется по закону, изображенностоянии срабатывает элемент И 13, и Щ му на Фиг.2. своим выходным сигналом установит т иггер 14 в нулевое состояние, эле- 31 устанавливают триггер 26 в нулемент И 15 закрывается, отработка чет= все состояние, в с я и ве ти периода цифровой синусоиды импульсов переполнения сумматора 31 верти закончена. Количество импульсов аргу-. 25 оказывается точно рав т я точно авной частоте на мента, прошедшее за это время через выходе делителя . д, д

23 Ко по аваемый элемент И 15,- поступает через элемент. на вход блока 33, формируется следуюИ 16, открытый потенциалом "Расчет" щим образом. на вход счетчика 32, где и подсчиты- Номер частоты ц р у частоты иф овой синусоиды

Задача режима выполнена, ве- заносится в счетчик 27,дешифрируется вается.

30 личина числа.Ф для данной амплитуды дешифратором 28 и кодиру лена. Время вычисления минима- торое вспомогательное число шифратольно, так как интерполятор работает ром 29. Элементы ИЛИ на высокой частоте f, а не на вы- няют номера частот, требующих и не г ходной частоте блока задания частоты требующих включения д я елителя 37, т.е. выходного синуса f . После окончания З обеспечивают автоматический выбор от аботки режима Расчет" интерполя- диапазона генерирования цифрового ситор автоматически переходит к работе нуса благодаря включению ключей элев рабочем режиме, т.е. генерации циф- ментов И 36 и 41. рового синуса заданной амплитуды и Величина scïîìîãàòåëüíîãî числа частоты. P} определяется следующим образом. НеПеред началом работы в рабочем обходимо генерировать цифровой сирежиме информация распределяется по нус частоты 25 Гц тогда период раблокам устройства следующим образом: вен 0,04 с, а четверть периода соот.машииные единицы s сумматорах 5 и 6, .ветственно 0,01 с. Все делители имеамплитуда QMCpoBoro синуса A в счет- 45 ют коэффициенты деления 10 a геВечиках 1, 7 и 8, величина среднего ратор 20 частоту 5 ИГц, тогда f =f ур вн о я цифровогО синуса А в счетчи- =2,5 МГц. Частота на выходе делителя ке 19 значение аргумента Р соот- 23-250 кГц, частота на выходе р—

f оже 50 ветствующее величине амплитуды А, в полнения сумматора 31 тоже 2 кГц. счетчике 32, номер частоты Nf, со- Определяем число импульсов часответствующей некоторой частоте циф- тоты 250. кГц,. которые пройдут р ового синуса F, в счетчике 27. По- за время Т/4, т.е. за 0,01 с и =2500. тенциал "Расчет" отсутствует, и в Закодируем в блоке в качестве д поло схеме присутствует потенциал "Работа". нительного числа 250 и включим один

Сигнал "Пуск" устанавливает триггер делитель 35 на 10, для чего откроем

14 в единичное состояние и открывает 5 элемент И 41. Тогда, пока с выхода элемент И 21. Импульсы частоты 9 по- переполнения сумматора 31 уйдет 2500 ступают на элемент И 24.Элемент И 25 импульсов, что произойдет за время закрыт. Импульсы частоты f поступа- Т/4 (Ог01 с), для интерполяции попают на вход делителя 23, с вйхода ступит ровно Ф импульсов, т.е. число которого кажцый и-ый импульс поступа- импульсов, равное аргументу или точет на единичный вход триггера 26 и но необходимое для интерполяции четустанавливает его в единичное состо- верти. синусоиды, При изменении ам:яние. При этом открывается элемент плитудн А заданной синусоиды в режи24, и импульсы частоты У, с его < .ме "Расчет" будет вычисленно новое

ыхода поступают на управляющие вхо- д значение величины аргумента Р, и

813365 вследствие этого частота цифровой синусоиды останется без изменений, т.е. Aq Ф А, Т =Т, так как 9, ф Р (фиг.2).

Таким образом, интерполятор обес печивает автоматическое поддержание заданной частоты при изменении амплитуды цифрового синуса, что в известных интерполяторах не достигается вообще или требует пересчета частоты что неудобно, так как практически рассчитать точно частоту Я не- о

3 возможно. В результате генерируются синусоиды не только отличные по амплитуде, но и отличные друг от друга по частоте на неучтенную величину, т.е. задача решается не точно, а с 15 большой погрешностью, что недопустимо при управлении койкретными объектами и особенно вредно при использо.вании интерполятора в составе измерительных стену бв, так как это может 20

:привести к получению абсолютно неверных результатов.

Предлагаемый интерполятор обеспе

Чивает генерирование цифрового синуса любых амплитуд с точностью по амплитуде в пределах одной дискреты и точностью периода в пределах стабильности задающего генератора, т.е. величины порядка 10 .

Формула изобретения

Интерполятор, содержащий элементы

И и ИЛИ, последовательно соединенные первый реверсивный счетчик, первый блок ключей и первый накапливающий сумматор, последовательно соединенные . первый суммирующий счетчик, первый формирователь импульса и первый элемент И, последовательно соединенные ф) второй реверсивный счетчик, второй блок ключей и второй накапливающий сумматор, а также последовательно соединенные второй суммирующий счетчик, второй формирователь импульсов и вто- 4 рой элемент И, выходы первого и второго формирователей импульсов подключены к соответствующим входам третьего элемента И, а выход генератора импульсов - ко входу, етвертого элементаИ, отличающийся тем, ® что, с целью расширения функциональ-. ных возможностей интерполятора, в нега введены сумматор, первые триггер и делитель частоты, последовательно соединенные второй триггер и второй M делитель частоты, последовательно соединенные третий суммирующий счетчик, дешифратор, шифратор, третий блок ключей, третий накапливающий сумматор и третий триггер, а также последовательно соединенные четвертый суммирующий счетчик, четвертый блок ключей, четвертый накапливающий сумматор и третий делитель частоты, вы,ход которого подключен к первым входам пятого и шестого элементов И, соединенных вторыми входами через первый и второй элементы ИЛИ к соответствующим выходам дешифратора, первый вход третьего элемента ИЛИ соединен с выходом шестого элемента И, второй вход - через первый делитель частоты с выжодом пятого элемента И, а выход через последовательно включенные седьмой элемент И, четвертый элемент ИЛИ, восьмой элемент И и девятый элемент

И со входом четвертого суммирующего счетчика, вход первого триггера под,соединен к выходу третьего элемента

И, а выход — через восьмой элемент

1И ко вторым входам первого и второго элементов. И, подключенных выходами

Ко вторым входам первого и второго блоков ключей соответственно, выход .четвертого элемента И соединен со входом второго триггера, второй вход третьего триггера подключен к выходу второго делителя частоты, а выход— к первому входу десятого элемента И, выход которого соединен со вторыми входами третьего и четвертого блоков ключей, а второй вход - со вторым выходом второго триггера и с первым входом одиннадцатого элемента И, подключенного вторым входом ко второму входу девятого элемента И и ко входу интерцолятора, а выходом — ко второму входу четвйртого элемента ИЛИ, вход сумматора соединен со входами первого суммирующего и второго реверсивного счетчиков и с выходом первого накапливающего сумматора, а выход второго накапливающего сумматорасо входами первого реверсивного и второго суммирующего счетчиков.

Источники информации, принятые во внимание при экспертизе

1. Кисилев В.М. Фаэовые системы . числового программного управления.

Я. "Машиностроение", 1976, с.133136.

2. Авторское свидетельство СССР

У 555381, кл.6 05 В 19/18, 1975 (прототип).