Устройство синхронизации по циклам
Союз Севетскик
Соцналисткческих
Рвслублик
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИ ЕТИЗЬСТВУ
<и1886289 (61 ) Дополнительное к авт. свид-ву (22) Заявлено 21.0380 (21) 2897669/18-09 (51)М. Клэ
Н 04 1 7/08 с присоединением заявки ¹ (23) Приоритет
Государственный комитет
СССР но делам изобретений н открытий
Опубликовано 301181 Бюллетень N9 44 (53) УДК621. 394. 662 (088.8) Дата опубликования описания 30. 11. 81 (72) Авторы изобретения
Д.М.Лалакулич и Е.В.Величко (1
ri
1 (71) Заявитель (54) УСТРОЙСТВО СИНХРОНИЗАЦИИ ПО ЦИКЛАМ
Изобретение относится к технике электросвязи и может быть использовано в аппаратуре цифровых систем передачи информации и центров коммутации при приеме и обработке синфазных по тактовой частоте цифровых потоков информации.
Известно устройство синхронизации по циклам, содержащее объединенные по информационному входу блок опознавания синхросигнала и .распределитель, а также анализатор, накопитель, первый и второй блоки управления и делитель частоты, выходы которого подключены к управляющим входам распределителя, при этом выход блока опознавания синхросигнала подключен к первым -входам анализатора,.первого и второго блоков управления, причем выход второго блока управления подключен к управляющему входу делителя частоты, а первый выход анализатора подключен к первому входу накопителя, первый выход которого подключен к второму входу второго блока управления, второй выход анализатора подключен ко входу сброса накопителя и второму входу первого блока управления (1), Однако устройство обеспечивает цикловую синхронизацию только по одному цифровому потоку информации.
Цель изобретения — обеспечение цикловой синхронизации при увеличении числа цифровых потоков информации.
Для достижения поставленной цели в устройство синхронизации по циклам содержащее объединейные по информационному входу блок опознавания синхросигнала и распределитель, а также анализатор, накопитель, первый и второй блоки управления и делитель частоты, выходы которого подключены к управляющим входам распределителя, при этом выход блока опознавания синхросигнала подключен к первым входам анализатора, первого и второ20 го блоков управления, причем выход второго блока управления подключен к управляющему входу делителя частоты, а первый выход анализатора подключен к первому входу накопителя, первый выход которого подключен к второму входу второго блока управления, второй выход анализатора подключен ко входу сброса накопителя и второму входу первого блока управления,введены последовательно сое886289, диненные умножитель тактовой частоты, счетчик импульсов, блок памяти и сумматор, а также дешиФратор и мультиплексор, выход которого подключен к информационному входу блока опознавания синхросигнала, а к адресным входам мультиплексора и делителя частоты подключен выход счетчика импульсов, счетный вход которого бъединен со входом записи и считывания блока памяти и счетными входами делителя частоты и сумматора, ко входу сброса которого подключен вы ход первого блока управления, а выход сумматора подключен к первому информационному входу блока памяти, к второму информационному входу кото- рого подключен второй выход накопителя, при этом первый выход блока памяти через дешифратор подключен к второму входу анализатора и третьему входу второго блока управления, 20 а второй выход блока памяти подключен к второму входу накопителя °
Кроме того, делитель частоты выполнен многоканальным и содержит блок памяти, сумматор и дешифратор, ко входу которого и первому входу сумматора подключен выход блока памяти к информационному входу которого-подключен выход сумматора, второй вход которого, объединенный со . входом записи и считывания блока памяти, является счетным входом де" лителя частоты, адресным и управляющим входами которого являются соответственно адресный вход блока памя-,З ти и вход сброса сумматора, а выходы дешифратора являются выходами делителя частоты.
На чертеже представлена структурная схема предлагаемого устройства. устройство содержит мультиплек- 40 сор 1, блок 2 опознавания синхро- сигнала, распределитель 3, анализатор 4, первый 5 и второй б блоки управления, накопитель 7, делитель 8 частоты, сумматор 9, блок 10 памяти, д5 счетчик 11 импульсов, умножитель 12 тактовой частоты, дешифратор 13, блок 14 памяти делителя частоты,, сумматор .15 делителя частоты и дешифратор 16 делителя частоты. 50
Предлагаемое устройство работает. следующим образом. . Независимо от состояния синхронизма в отдельных цифровых потоках общий сигнал тактовой. частоты сигналов f поступает на вход умножителя 12 тактовой частоты, на выходе которого формируется сигнал тактовой частоты устройства Й„ =М
В счетчике 11 импульсов обеспечивается пересчет числа импульсов так- 60 товой частоты fT с коэффициентом
Nu, на выходе формируется параллельный двоичный код, являющийся кодом номера обрабатываемого в данный момент цифрового потока, который 65 поступает на адресные входы делителя 8 частоты, мультиплексора 1, блока 10 памяти. Мультиплексор 1 осуществляет коммутацию на выход символа цифрового потока, номер которого задается кодом на его адрес ном входе, в результате чего на вы- . ходе мультиплексора 1 образуется групповой сигнал с посимвольным временным уплотнением цифровых потоков.
Весь процесс обработки сигналов
i-ro цифрового потока (1 В первой половине периода тактовой частоты f ., задаваемой, например, высоким уровнем сигнала тактовой час тоты, осуществляется считывание информации иэ блока 10 памяти по адресу, задаваемому счетчиком 11 импульсов. Данные о текущем номере символа обрабатываемого цифрового .потока в цикле синхронизации с первого выхода блока 10 памяти поступает на второй вход сумматора 9, где к номеру символа прибавляется единица, задаваемая сигналом тактовой частоты Й на первом входе сумматора 9. При поступлении на вход сумматора 9 кода, соответстсвующего значению К-1 ° он переходит в нулевое состояние, в которое он устанавливается также сигналом сброса, поступающим с первого блока 5 управления. Данные .о состоянии накопителя 7 в предыдущем тактовом интервале со второго выхода блока 10 памяти поступают на второй вход накопителя 7, где в зависимости от выходных сигналов анализатора 4 осуществляется обновление информации о состоянии накопителя 7 или же она остается там беэ изменений. Обновленные данные о номере последующего символа в цикле синхронизации и состоянии накопителя 7 с выхода сумматора 9 и второго выхода накопителя 7 соответственно поступают на первый и второй информационные входы блока 10 памяти и во второй половине периода тактовой частоты f< осуществляется запись этих данных по тому же адресу, по которому была считана информация в первой .половине периода. В дешифраторе 13 осуществляется декодирование нулевой кодовой комбинации, соответствующей позиции синхросигнала в цикле синхронизации, т.е. началу цикла синхронизации, и формирование соответствующего импульса поступающего на второй вход анализатора 4 и на третий вход второго блока .б управления. 886289 Работа делителя 8 частоты заключается в том, что в первой половине периода тактовой частоты осуществляется считывание из блока 14 памяти по адресу, задаваемому счетчиком 11 импульсов, данных о номере текущего символа в цикле синхронизации, прибавление к этим данным в сумматоре 15 единицы, задаваемой сигналом тактовой частоты на втором входе сумматора 15, и последующая во второй половине периода запись обновленных данных с выхода сумматора ;15 в блок 14 памяти. Сумматор 15 из состояния К-1 переходит в нулевое состояние. В это же состояние он устанавливается сигналом сброса, 35 поступающим с выхода второго блока 6 управления. В дешифраторе 16 осуществляется декодирование кодовых комбинаций определенных номеров символов в цикле синхронизации, сигналы 20 которых с выхода его поступают на управляющие входы распределителя 3. Блок 2 опознавания .синхросигнала осуществляет анализ символов группового сигнала, относящихся к обра- 25 батываемому цифровому потоку, и. при поступлении кодовой комбинации синхросигнала формирует импульсный сигнал, поступающий на первые входы анализатора 4, первого 5 и второго 6 блоков управления. В состоянии установившегося синхрониэма по i-му цифровому потоку сигналы, поступающие на первый и второй входы анализатора 4 с блока 2 опознавания синхросигнала и дешифратора 13, совпадают во времени .. При этом формируется сигнал на первом выходе анализатора 4, поступающий на первый вход накопителя 7 и обеспечивающий поддержание его в состоянии 40 насыщения. Выходной сигнал с накопителя 7, поступающий на второй вход второго блока 6 управления, разрешает работу его,.и выходным сигналом этого блока обеспечивается установка сумматора 15 делителя 8 частоты в нулевое состояние и, следовательнО, финфазность работы делителя 8 частоты по 1-му цифровому потоку. Распределитель 3, управляемый дешиф" ратором 16 делителя 8 частоты, обеспечивает правильную селекцию сигналов, которые поступают на выход устройства совместно с кодом номера цифрового потока, к которому они относятся, формируемым счетчиком 11 импульсов. При искажении синхросигнала или сбое синхронизма, т.е. при возникновении ошибки типа временного сдвига, на очередной импульс дешифратора 13 60 импульс с блока 2 опознавания синхросигнала не поступает. При этом анализатор 4 на втором:входе формирует импульс, поступающий на вход сброса накопителя 7 и на второй вход перво- 65 го блока 5 управления. При этом выходным сигналом накопителя 7 блокируется работа второго блока 6 управления, что обеспечивает делителю 8 частоты возможность продолжать работ g сохранением прежней фазы. Сигнал о состоянии накопителя с . первого выхода накопителя 7 записывается по i-му адресу в блоке 10 памяти. Выходным сигналом первого блока 5 управления сумматор 9 устанавливается в нулевое состояние и с него в блок 10 памяти записывается нулевая комбинация. В. следующем периоде тактовой частоты f из блока 10 памяти считывается нулевая кодо- ., вая комбинация и тем самым обеспечивается начало процесса поиска синхронизма по i ìó потоку при сохране- нии неизменности фазы делителя 8 частоты. При обнаружении синхросигнала в процессе, поиска синхрониэма сигнал с первого выхода анализатора 4 поступает на первый вход накопителя 7, который к коду предыдущего состОяния, считанного из блока 10 памяти, прибавляет единицу, и обновленная информация о состоянии накопителя 7 переписывается в блок 10 памяти. При достижении накопителем 7 заданного состояния., характеризующего окончание поиска синхронизма, с первого выхода накопителя 7 поступает разрешающий сигнал на второй вход второго блока 6 управления, который в момент, определяемый сигналом на третьем входе, выходным сигналом осуществляет сброс сумматора 15 делителя 8 частоты в нулевое состоя-, ние, и тем самым устанавливает требуемую фазу делителя 8 частоты по обрабатываемому цифровому потоку, в результате чего устанавливается также соответствующая фаза, работы распределителя 3. Устройство обеспечивает цикловую синхронизацию при увеличении числа цифровых потоков информации, а также позволяет снизить затраты на реализацию аппаратуры синхронизации, уменьшить габариты и вес:.аппаратуры. Формула изобретения 1. Устройство синхронизации по циклам, содержащее объединенные по информационному входу блок опознавания синхросигнала и распределитель, а также анализатор, накопитель, первый и .второй блоки управления и делитель частбты, выходы которого подключены к управляющим входам распределителя, при этом выход блока опознавания синхросигнала подключен к первым входам анализатора, первого и второго блоков управления, причем выход второго блока управле= ния подключен к управляющему входу 886289 ВНИИПИ Заказ 10576/85 Тираж 701 Подписное филиал ППП "Патент", г..ужгород, ул.Проектная,4 делителя частоты, а первый выход аналиэатора подключен к первому входу накопителя, первый выход которого подключен к второму входу второго блока управления, второй выход анализатора подключен к входу сброса накопителя и второму входу первого блока управления, о т л и ч а ющ е е с я тем, что, с целью обеспечения цикловой синхронизации при увеличении числа цифровых потоков информации, в него введены последо- ® вательно соединенные умножитель тактовой частоты, счетчик импульсов, блок памяти,и сумматор, а также дешифратор и мультиплексор, выход которого подключен к информационному вхо- 15 ду блока опознавания синхросигнала, а к адресным входам мультиплексора и делителя частоты подключен выход счетчика импульсов, счетный вход которого объединен со входом записи щ и считывания блока памяти и счетными входами делителя частоты и сумматора, ко входу сброса которого подключен выход первого блока управления, а выход сумматора подключен к первому информационному входу блока памяти, к второму информационному входу которого подключен второй выход накопителя, при этом первый выход блока памяти через дешифратор подключен к второму входу анализатора и третьему входу второго блока управления, а второй выход блока памятй подключен к второму входу накопителя. 2. Устройство по п. 1, о т л ич а ю щ е е с .я тем, что делитель частоты выполйен многоканальным и содержит блок памяти, сумматор и дешифратор, ко входу которого и первому входу сумматора подключен выход блока памяти, к информационному входу которого подключен выход сумматора, второй вход которого, объединенный со входом записи и считывания блока памяти„ является счетным входом делителя частоты, адресным и управляющим входами которого являются соответственно адресный вход блока памяти и вход сброса сумматора, а .выходы .дешифратора являются выходами делителя частоты. Источники информации, принятые во внимание при экспертизе 1. Авторское свидетельство СССР Р 628628, кл. Н 04 L 7/08, 1977 (прототип) 
