Запоминающее устройство

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

4 „ 4 Ъ1%, Ъ„--,ь с,, //

Ъ г

«Г

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 040880 (21) 2967927/18-24 f51) М. КП.З с присоединением заявки ¹

G 11 С 7/00 (23) Приоритет

I îñóäàðñòâåííûé комитет

СССР по,лелам изобретений и открытий (5З) УДК 681. 327.6(088.8) Опубликовано 150482 Бюллетень ¹ 14

Дата опубликования описания 150482 (72) Авторы изобретения

А.В. Палагин и IO.A . Сабельников

Ордена Ленина институт кибернетики АН Украинскои ССР".:-.-" (71) Заявитель (54 ) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение.относится к вычисли-. тельной технике и может быть исполь-. зовано при разработке однокристальных БИС ЗУ и построению на их базе систем оперативной памяти различных устройств.

Известно запоминающее устройство, представляющее собой линейный массив произвольно адресуемых ячеек, содержащее ряд одноразрядных блоков полупроводниковых ЗУ, параллельно соединенных по адресам и управляющим шинам Г13.

Наиболее близким к предлагаемому по технической сущности является запоминающее устройство, содержащее одноразрядные блоки ЗУ; параллельно соединенные по адресным шинам и управляющим шинам нЧтение/Записьв, "Выборка адреса столбца", "Выборка ададреса строки", где информационное слово параллельно подается на информационные входы и считывается с информационных выходов блоков ЗУ. Применяемые в данной системе памяти блоки ЗУ со- 25 держат дешифраторы адреса строки и столбца, матрицу запоминающих элемеи" тов., блок- усилителей считывания и вентилей ввода-вывода, узел управления (2j . . 30

Подобные системы памяти исключают возможность параллельного чтения/записи за один цикл работы одноименных разрядов слов в смежных ячейках памяти, поскольку данные одноименных разрядов размещаются в одном блоке ЗУ. В ряде же задач матричной алгебры, а также в информационно-логических задачах, оперирующих таблицами, возникает такое требование.

Цель изобретения — расширение функциональных воэможностей системы памяти эа счет обеспечения возможности записи и считывания одноименных разрядов группы слов.

Указанная цель достигается тем, что в запоминающее устройство, содержащее блоки памяти, адресные и управляющие входы которых являются соответственно адресными и управляющими входами устройства, введены коммутатор, одни входы которого подключены к выходам блоков памяти, а другие входы коммутатора являются информационными входами устройства, блок циклического сдвига, одни входы которого подключены к выходам коммутатора, а выходы — к информационным входам блоков памяти, и регистр, входы которого подключены к адресным

920832 входам блоков памяти, а выходы — к другим входам блока циклического сдвига, управляющие входы коммутатора и блока циклического сдвига являются соответствующими управляющими входами устройства. 5

Кроме того, блок памяти содержит матричный накопитель, дешифраторы адреса строки и адреса столбца, коммутатор, блок усилителей считывания и блок управления, адресные и управляю-10 щие входы которого являются соответственно адресными и управлякж(ими входами блока памяти, входы дешифратора адреса строки, дешифратора адреса столбца подключены к соответст- 15 вующим адресным выходам блока управления, информационные выходы, которого являются информационными выходами блока памяти, выходы дешифратора адреса столбца подключены ко входам 20 блока усилителей считывания, один выход которого подключен к информационному входу блока управления, другие выходы блока считывания подключены к соответствующим входам 5 матричного накопителя, выходы дешифратора адреса строки .подключены ко входам коммутатора, выходы которого подключены к соответствующим входам матричного накопителя, управляющий вход коммутатора является управляющим входом блока памяти.

На фиг.1 приведена структурная схема запоминающего устройства; на фиг.2 -- функциональная схема блока 35 памяти; на фиг.3 — порядок расположения информации в запоминающем устройстве.

Запоминающее устройство содержит 49 и =2" одноразрядных блоков 1„- 1п памяти, и -разрядный коммутатор 2, блок 3 циклического сдвига и регистр 4, предназначенный для хранения младших Разрядов адРеса, упРавляю- 45 щий вход 5 "Выборка адреса столбца", управляющий вход 6 "Выборка адреса строки", управляющий вход 7 "Чтения/

Запись", адресные входы 8, управляющие входы 9 блоков памяти, информационные входы 10 и информационные выходы 11 устройства.

Кроме того, каждый блок 1 памяти содержит дешифратор 12 адреса строки, дешифратор 13 адреса столбца, матричный накопитель 14, блок 15 усилителей считывания, блок 16 управления и коммутатор 17, управляющие входы

18 — 20, адресные входы 21, информационные входы 22 и 23, однако с цик- бц лическим смещением вверх (величина смещения определяется позицией блока

ЗУ), управляющий вход коммутатора 17 и управляющий вход 24 "Горизонтально/Вертикально". 65

Устройство работает следующим образом.

Блок 3 циклического сдвига осуществляет сдвиг информационного блока при записи влево. Выходы дешифратора 12 в блоке памяти подсоединены к соответствующим первым входам коммутатора 17 с естественным порядком их следования и ко вторым входам с циклическим смещением вверх. Величина смещения определяется в зависимости от позиции блока памяти и равна (i 1)епtier — при условии, что

m > n, i 1,2,...,n, где n - разрядность ячейки системы памяти, m — число выходов дешифратора адреса строки, i номер позиции блока ЗУ.

Логически память представляет собой линейную последовательность элементарных матриц битов, размеренностью пхп. Соответственно логический адрес ячейки системы памяти указывается двумя полями, определяющими номер матрицы битов A в системе памяти и номер ячейки A в данной матрице.

Инны адреса A" заведены на регистр 4

Возможны. четыре режима работы системы памяти: запись информационного слова (I), чтение информационного слова (II), запись одноименных разрядов слов (1II), чтение одноименных разрядов слов (IЧ).

Режимы отличаются друг от друга лишь комбинацией управляющих сигналов на. входах 7 и 9. Поэтому для уяснения принципа работы системы памяти достаточно рассмотреть режимы

I u I V.

Режим I, Сигнал "Горизонтально/

Вертикально", на входе 9 равен "0".

На адресные входы 8 запоминающего устройства выставляется адрес строки и заносится в блоки памяти по сигналу на входе б. Одновременно по этому же сигналу происходит запомцнание поля адреса AÀ" в регистре 4. Блок 3 циклического сдвига в зависимости от содержимого регистра 4 настраивается для циклического сдвига информационного слова на соответствующее число разрядов.

Затем аналогично подается и заносится в блоки ЗУ по сигналу на входе 5 адрес столбца.

По сигналу "Чтение/Запись"на входе 7 равному 1, информационное слово, предварительно выставленное на информационные входы 10 устройства, через кОммутатор 2 подается в блок

3 циклического сдвига и затем сдвинутое вправо на необходимое число разрядов, поступает на информационные вхоцы блоков памяти 1, — 1 „.

По этому же сигналу произойдет запись в блоки памяти.

Порядок расположения информации в запоминающем устройстве согласно, 920832

1О

Формула изобретения

5 ее логическому представлению показан на фиг.3, где A. В, С, Д, Е слова записанные в память.

Режим IV, Сигнал "Горизонтально/

Вертикально" равен "1". В исходном положении на вход 7 "Чтение/Запись" подан "0", что соответствует режиму чтения. Так же как и в режиме 1, на адресные входы 8 поочередно выставляются адреса строки и столбца и по сигналам на входах 6 и 5 заносятся в блоки памяти.

По сигналу на входе 6 поле адреIl са А также заносится в регистр 4 и блок 3 циклического сдвига настраивается для сдвига считанного слова -влево.

Все блоки ЗУ принимают одинаковые адреса. Однако в результате смещения коммутатором 17 по сигналу "Горизонтально/Вертикально" равному "1" содержимого выходов дешифратора 12 адреса строки, в каждом блоке 1 памяти биты выбраны также со смещением.

Величина смещения определяется позицией блока памяти. Если N — позиция бита, соответствующая поданному адресу, то в блоках 1 памяти выбраны биты с позицииN + В(1-1)e,n t Ie г —, где К - количество выходов дешйфратора 13 адреса столбца, т.е. если всистему пемити подем едреп ОО...ОО и

00...01, на выходы блоков 1 памяти

Р после считывания поступит слово d a

Ь с,1... В1, которое сдвинется в блоке

3 цйклического сдвига на один разряд влево и на выходах системы памяти 11 стоит а Ь с ... E d< (см. фиг. 3)

За счет расширения функциональных возможностей системы памяти в вычислительных устройствах можно реализовать ряд новых алгоритмов как для научно-технических, так и информа— ционно-логических задач, используя принцип обработки информационных слов параллельно по словам и последовательно по разрядам. (1. Запоминающее устройство, содержащее блоки памяти, адресные и управляющие входы которых являются соответственно адресными и управляюшими входами устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства эа счет воэможнос-. ти записи н считывания одноименных разрядов группы слов, оно содержит коммутатор, одни Входы которого подключены к выходам блоков памяти, а другие входы коммутатора являются информационными входами устройства, блок циклического сдвига, одни входы которого подключены к выходам коммутатора, а выходы — к информационным входам блоков памяти, и регистр, входы которого подключены к адресным входам блоков памяти, а выходы — к другим входам блока циклического сдвига, управляющие входы коммутатора-и блока циклического сдвиra являются соответствукщими

20 управляющими входами устройства. .2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок памяти содержит матричный накопитель, дешифратор адреса строки и цешифра25 тор адреса столбца, коьмутатор, блок усилителей считывания и блок управления, адресные и управляющие входы которого являются соответственно адресными и управляющими входами блока памяти, входы дешифратора адреса строки, дешифратора адреса столбца подключены к соответствующим адреснии выходам блока управления, информационные выходы которого являются информационными выходами блока памяти, выходы дешифратора адреса столбца подключены ко входам блока усилителей считывания, один выход которого подключен к информационному входу блока управления, другие выходы блока усилителей считывания подключе. ны к соответствующим входам матричного накопителя, выходы дешифратора адреса строки подключены ко входам коммутатора, выходы которого подключены к соответствующим входам матричного накопителя, управляющий вход коммутатора является управляющим входом блока памяти ° . Источники информации, принятые во внимание при экспертизе

1 ° "Электроника"« 1974, Ie 9, о.59.

2. "Электроника", 1976, Р 4, с.40

1прототип).! 920832

1 IC

Составитель С. Мустенко

Редактор В. Бобков Техред И.: Гайду Корректор О. Билак

Заказ 2355/61 Тираж .624 Под лис но е

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Рауиская наб., ц.4/5

Филиал ППП "Патент", r.Ужгород, ул. Проектная, 4