Последовательный цифровой сумматор
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
Союз Советских
Социалистических
Республик
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 12.12.80 (2t) 3228343/18-24 {51) M.КЛ.
G 06 F 7/50 с присоединением заявки М
Государственный комитет
СССР по делам изобретений и открытий (23) Приоритет
Опубликовано 150982. Бюллетень Йо 34 (53) УДК 681. 325 (088. 8) Дата опубликования описания 15.09. 82 (72) Автор изобретения
A.Þ. Глаз ачев (71) Заявитель (54) ПОСЛЕДОВАТЕЛЬНЫЙ ЦИФРОВОЙ СУММАТОР
Изобретение относится к вычислительной технике.
Известно арифметическое устройство последовательного действия, содержащее регистры слагаених, элементы И, ИЛИ, триггер и блок управления (1).
Однако это устройство характеризуется ограниченными фунтсциональныьвт возможностями, поскольку число операндов ограничено двумя и отсутствует возможность операции одновременного сложения-вычитания.
Наиболее близким по технической
4 сущности к предлагаемому является последовательный цифровой сумматор, содержащий регистр слагаених, e,элементов И, элемент ИЛИ, генератор тактовой частоты и распределитель им" пульсов (2 1.
Недостатком этого устройства является невозможность одновременного сложения и вычитания и чисел, подаваених последовательныня ходатая младшими разрядами вперед.
Цель изобретения — расширение класса решаених задач за счет получения возможности вычитания и чисел, подаваемых последовательными кодами младшими разрядами вперед.
Поставленная цель достигается тем, mo в последовательный сумматор, содержащий регистр слагаеьих, и элементов И, элемент ИЛИ, генератор тактовой частоты и распределитель импульсов, причем и выходов регистра слагаених соединены сбответственно с первыми входами и элементов И,вторые входы которых соединены соответственно с и выходами распределителя импульсов, вход которого соединен с выходом генератора тактовой частоты, h выходов элементов И соединены. соответственно с H входами элемента
ИЛИ, введены счетчик, регистр цикла, триггер цикла, триггер установки в ноль и блок управления, содержащий первый, второй, третий и четвертый
1элементы Й, первый вход первого эле-, мента И блока управления соединен-с выходом первого разряда регистра цикла, первый вход .второго элемента блока управления соединен с выходом третьего разряда регистра цикла, 25 первый вход третьего элемента И блока управления соединен с выходом (2 +)Ио н() разряда регистра цикла, .вторые входы первого,- второго, третьего элементов И объединены н соедн30 иены с прямком выходом триггера цикла, 959069
На чертеже изображена схема последовательного цифрового сумматора.
ПоследовательнЫй цифровой сумматор содержит регистр 1 слагаемых, л. элементов И 2, элемент ИЛИ 3, распределитель 4 импульсов, генератор 5 тактовой частоты, регистр 6 цикла, триггер 7 цикла, триггер 8 установки в ноль, счетчик 9, блок 10 управления, содержащий первый, второй, третий, четвертый элементы И 11, 12 .
13 и 14. 40
Устройство работает следующим образом.
Пусть необходимо одновременно сложить и вычесть несколько чисел с различными знаками. Положительные числа записаны в прямом коде, отрицательныев дополнительном. Вычитание числа при подаче инвертируют. Числа подают на параллельные входы регистра 1 слагаемых ° (каждое число на свой разряд регистра) младшими разрядами вперед.
По сигналу Запуск снимается устанбвка в ноль регистра цикла, распределителя импульсов и счетчика.
В Первом цикле работы сумматора в разрщ3ы регистра 1 слагаемых на которые будут подаваться вычитаемые числа, записываются единицы и с распределителя 4 импульсов на вторые входы л элементов И 2 поступает серия из л импульсов.С выхода элемента ИЛИ 3 на О0 управляющий вход счетчика 9 импульсов поступает и записывается число, равное количеству вычитаеьих чисел.
Сигнал, поступающий с выхода элемента И 14 блока 10 управления запрещает 65 вход установки в ноль которого соединен с выходом первого разряда регистра цикла, вход установки в единицу — с n + 2 выходом распределителя импульсов, выход тактовых импульсов которого соединен с управляющим 5 входом регистра цикла, счетным входом триггера установки в ноль, третьим входом второго элемента И-и первым входом четвертого элемента И блока управления, выход первого элемента. блока, управления соединен с входом разрешения записи регистра слагаемых, выход второго элемента И блока управления соединен с вторым входом четвертого элемента И блока управления, выход которого соединен со сдвигоным входом счетчика, счетный нход которого соединен с выходом генератора тактовой частоты, управляющий вход — с выходом элемента ИЛИ, а выход является выходом сумматора, выход третьего элемента И блока управления соединен с K -входом триггера установки в ноль, 3 -вход которого является входом Запуск сумматора, а прямой ныход соединен с входами установки в ноль регистра цикла, распределителя импульсов и счетчика.
t сдвиг информации в счетчике 9 и в следующем цикле в разряды регистра 1 слагаемых подаются младшие разряды нсех чисел, участвующих в процессе сложения-вычитания, а затем на вторые входы элементов И 2 с выходов распределителя 4 импульсов вновь подается серия из и импульсов. Состояние счетчика 9 суммируется с количеством единиц в младших разрядах чисел, (участвующих в операции сложения-вычитания. В следующих циклах работы устройства производится сдвиг информации, записанной в счетчике 9, на один разряд в сторону младших разрядов и запись в разряды регистра 1 слагаемых последующих разрядов чисел с подачей на вторые входы л элементов И 2 серий из п импульсов с выходов распределителя 4 импульсов и запись полученнОЙ информации н счетчик 9. С каждым сдвигом счетчика 9 выводится соответствующий разряд результата сложения-вычитания. Положительный результат получается в прямом коде, отрицательный — в дополнительном.
После введения в разряды регистра 1 слагаемых знаковых разрядов чисел, в начале (и+1)-ro цикла распределителя 4 импульсов (так как в первом цикле вводятся единицы поправки младшего разряда) на выходе элемента И 11 блока 10 управления формируется сигнал запрета записи в регистр 1 слагаемых, который сохраняется до конца операции. Триггер 7 цикла устанавлинается в единицу по (n+2)-му импульсу распределителя 4 импульсов в конце и цикла, поэтому для введения знаковых разрядов чисел в регистр 1 слагаемых, на выходе элемента И 11 блока 10 управления нужно иметь разрешение еще на один такт сдвига, для чего на первый вход элемента И 11 блока 10,управления подается значение первого разряда регистра 6 цикла, которое задерживает действие триггера 7 цикла на время, достаточное для ввода зна- ковых разрядов чисел в регистр 1 слагаемых, Окончание операции сложения-вычитания и чисел происходит после прохождения (1+и+)« п() циклов распределителя 4 импульсов, (и+1) -й цикл полностью проходит при наличии единицы во втором разряде регистра 6 цикла и при значении триггера 7 цикла, равном единице, значит для получения результата необходимо после введения знаковых разрядов чисел провести еще (3«g n() циклов распределителя -4 импульсов. Для этого на первый вход И 13 блока 10 управления подается значение (2+/«g Таким образом, данный сумматор может проводить операцию сложениявычитания над числами с любым натуральным основанием, числа могут быть целыми, правильными или смешанными дробями. Приведенный режим сложениявычитания можно использовать не толь ко при последовательной, но и при параллельной подаче чисел. Количество или разрядность чисел, участвующих в операции, неограничено, Формула изобретения Источники информации, . принятые во внимание при экспертизе 1. Авторское свидетельство СССР М 693371, кл. 6 06 F 7/50, 1976. 46 2. Малиновский Б.Н. Введение в кибернетическую технику. Киев, Наукова думка, 1979, с. 122, рис. 34 (прототип) . Последовательный цифровой сумматор, содержащий регистр слагаемых,п элементов И, элемент ИЛИ, генератор тактовой частоты и распределитель импульсов, причем и. выходов регистра слагаеьых соединен соответственно с первыми входами и элементов И, вторые входы которых соединены соответственно с и. выходами распределителя импульсов, вход которого соединен с выходом генератора тактовой частоты, и выходов элементов И соеди-. ны соответственно с и входами элемента ИЛИ, отличающийся тем, что, с целью расширения класса решаемых задач за счет получения возможности вычитания п чисел, подаваемых последовательными кодами младшими разрядами вперед, в него введены счетчик, регистр цикла, триггер цикла, триггер установки в ноль и блок управления, содержащий первый, второй, третий и четвертый элементы И, первый. вход первого элемента И блока управления соединен с выходом первого разряда регистра цикла, пер!" вый вход второго элемента,И блокй. управления соединен с выходом третьего разряда регистра цикла, первый вход третьего элемента И блока уп- равления соединен с выходом (2+ +) 6ogznf ) разряда регистра цикла, вторые входы первого, второго, третьего элементов Й объединены и соединены с пряьим выходом триггера цикла, вход установки в ноль которого соединен с выходом первого разряда регистра цикла, а вход установки в единицу — с п +2 выходом распределителя 30 импульсов, выход тактовых импульсов которого соединен с управляющим входом регистра цикла, счетным входом триггера установки в ноль, третьим входом второго элемента И и первым 15 входом четвертого элемента И блока управления, выход первого элемента блока управления соединен с входом разрешения записи регистра слагаемых, выход второго элемента И блока уп2О равления соединен с вторым входом четвертого элемента И блока управления, выход которого соединен со сдвиговым входом счетчика, счетный вход которого соединен с выходом генератоРа тактовой частоты, управляющий вход — с выходом элемента:ИЛИ, а выход является выходом сумматора, выход третьего элемента Й блока управления соединен с К -входом триггера ЗО установки в ноль, 3 -вход которого является входом Запуск сумматотора-, а прямой выход соединен с входами установки в ноль регистра цикла, распределителя импульсов и счетчика. 959069 Вход слагаемых Тираж. 731 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений н открытий 113035, москва, Ж-35, Раушская наб., д. 4/5 Заказ 7017/65 филиал ППП Патент, r. Ужгород, ул. Проектная, 4 Составитель В ° ГусеВ,Редактор И- КщдтУлинец ТехРед М. КоштУРа Ко екто Г. ОгаР р
