Устройство для сложения и вычитания

 

Союз Советсиик

Социалистичесиик

Республии

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6l ) Дополнительное к авт. свид-ву (5l)M. Кл.

1 (22) Заявлено 02,09 ° 80 (21) 298129711 8-24

6 06 F 7/50 с присоединением заявки,% (23) Приоритет

РкударатеанныИ камнтет

СССР не делам нзабретеннй н еткрмтнй

Опубликовано 23.04.82. бюллетень № 15 (53) УДК 681.325 (088. 8) Дата опубликования описания 23.04.82 (72) Авторы изобретения

В. И. Кочергин, С. В. Кульбицкий и1Л . B. Селиванова .1 ф г .", э

J

Ордена Трудового Красного Знаке«ни йаучно-... исследовательский проектно-конст«руктЪреким и техн логический институт электромеханики (71) Заявитель (54) УСТРОЙСТВО ДЛЯ СЛОЖЕНИЯ И ВЫЧИТАНИЯ

1 ч

Изобретение относится .к вычислительной технике и может быть ис" пользовано в арифметических устройствах электронных вычислительных машин и в цифровых следящих системах управления.

Известны последовательные устройства для сложения и вычитания, содержащие полусумматор — вычитатель, линии задержки, элемент И, элемент ИЛИ, блоки задержки на разряд, блок коррекции результата, накопи" тель, причем выход накопителя сое" динен с входом блока задержки на разряд и с первым входом блока анализа на нуль первого слагаемого, второй вход которого соединен с вхо-! . дом устройства, а выход - с первым входом элемента И, второй вход которого подключен к генератору одиночного импульса, третий вход элемента И подключен к дополнительному выходу блока коррекции результата, а выход элемента И вЂ” к второму входу

2 элемента ИЛИ, причем выход второго блока задержки на разряд соединен с входом полу сумматора - вы чит ателя Г11 . Эти, устройства характеризуются недостаточным быстродействием.

Известны также устройства для сложения и вычитания в избыточной двоичной системе счисления, содержащие в каждом разряде блок форми- . рования отрицательной суммы, блок

1О формирования положительного переноса и триггер хранения результата, причем в каждом разряде установлен блок формирования положительной сум15 мы и блок формирования отрицательного переноса, входы которых попар- . но объединены и подключены соответственно к выходам бло1<а формирования отрицательной суммы, к шинам прямого и инверсного отрицательнбго второго значения операндов и к шинам прямого и инверсного значения положительного переноса младшего разряда, выходы блока формирования по3 92 ложительной суммы подключены к первым двум входам триггера результата, к третьему и четвертому входам которого подключены шины прямого и инверсного значения отрицательного переноса младшего разряда (23 .

Однако известные устройства имеют ограниченное применение из-за специфичности системы счисления и обладают невысоким быстродействием.

Наиболее близким по технической сущности к изобретению является устройство, которое применимо для систем счисления с любым основанием.

8 устройстве для выполнения операции вычитания используется сумматор, на входных шинах операндов которого устанавливаются преобразователи из прямого кода в обратный. Такой же преобразователь устанавливается на выходных шинах сумматора. Управляю- щие входы первых двух преобразователей соединены через логический элемент с шинами знаков операндов, а управляющий вход преобразователя на выходе сумматора соединяется через двухвходовый элемент И с шиной сигнала переноса старшего разряда сумматора, которая через другой элемент И соединена с входной шиной сигнала переноса первого разряда сумматора. Управляющие входы элементов И соединены через логическую схему с шинами знаков операндов.

При выполнении операции сложения эти преобразователи не изменяют кода слагаемых и результата сложения.

Для выполнения операции вычитания слагаемое, например с положительным знаком, преобразуется в обратный код, осуществляется операция сложения, и если сигнал переноса на выходе старшего разряда сумматора отсутствует, то результат на выходных шинах сумматора снова преобразуется в обратный код. Если при сложении формируется сигнал переноса на выходе старшего разряда сумматора, то результат сложения не преобразуется в обратный код, а увеличивается на единицу, которая подается на входную шину сигнала переноса первого разряда сумматора (циклический перенос) (31.

Наличие циклического переноса, выполнение которого может изменить результат сложения во всех разрядах устройства, снижает быстродействие выполнения операции вычитания по

2730 4 сравнению с операцией суммирования в два раза.

Цель изобретения - повышение быстродействия устройства.

Эта цель достигается тем, что устройство для сложения и вычитания, содержащее сумматор, преобразователь кода первого операнда в

10 обратный код, преобразователь кода второго операнда в обратный код и преобразователь кода суммы в обратный код, причем вход преобразователя кода первого операнда в обратный код является первым входом устройства, а выход преобразователя кода первого операнда в обратный код подключен к первому входу сумматора, вход преобразователя кода второго операнда в обратный код является вторым входом устройства, а выход преобразователя кода второго операнда в обратный код подключен к второму входу сумматора, вход преобразователя кода суммы в обратный код подключен к выходу сумматора, а выход преобразователя суммы в обратный код подключен к первому выходу устройства, содержит блок сравнения операндов, блок определения знака, два элемента И и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый и второй входы блока сравнения операндов подключены к первому и второму входам устройства соответственно, прямой выход зз блока сравнения операндов подключен к первым входам первого элемента И и блока определения знака, инверс-., ный выход блока сравнения операндов

40 подключен к первому входу второго элемента И, вторые входы элементов И соединены между собой и подключены к управляющему входу преобразователя кода суммы в обратный код, выход первого элемента И соединен с управ45 ляющим входом преобразователя кода первого операнда в обратный код, выход второго элемента И соединен с управляющим входом преобразователя кода второго операнда в обратный код,.первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к третьему входу устройства и к второму входу блока определения знака, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к .четвертому входу устройства и к третьему входу блока определения знака, выход которого подключен к второму выходу устройства, выход элемента

Т а б л и ц а 1

2 3 4

8 9

5 6

2 3 4. 5 6

1 2 . 3 4 5

0 1 2 3 4

-1 0 1 2 3

8 9

7 8

6 7

3 -2

5 92

ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к вторым входам элементов И.

Устройство может функционировать в любом коде и системе счисления с любым основанием. Будем рассматривать работу устройства в многофазном коде, .поскольку этот код обладает высокой контролеспособностью и возможностью исправления ошибок любого арифметического или логического устройства. Эти свойства многофаэного кода связаны с его структурой.

На фиг.1 изображены сигналы фаэ а -а многофазного кода с основанием

n=l 0 (пятифазный код) и соответствующие им цифры обычного десятичного позиционного кода 0 - 9; на фиг.2сигналы фаз обратного пятифазного кода а -а и цифры обратного деся5 тичного кода 9, 8,..., 0 (связь между обратным и прямым многофазным кодом записывается следующим образом

1 4 1 Ъ 1 4 а = а5); на фиг.3 - функциональ5 ная схема устройства для суммирования и вычитания; на фиг.4 - схема блока сравнения операндов; на фиг . 5диаграмма работы разрядного блока сравнения.

Устройство содержит сумматор который может быть построен по принципу, описанному в (43. На входы сумматора операнды А и В подаются через преобразователи 2 и 3 прямого кода в обратный код. На выходе сумматора также установлен преобразователь 4 прямого кода в обратный код, выходная шина которого является выходом устройства. Управляющие входы преобразователей 2 - 4 подключены к выходам элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 5 и двухвходовых элементов И 6 и 7. Элементы 5 - 7 совмест2730 6 но с блоком 8 сравнения и блоком 9 определения знака осуществляют управление преобразователями 2 - 4, а следовательно, и режимом работы устройства.

Все преобразователи из прямого, кода в обратный имеют одинаковый алгоритм функционирования. Запишем логические формулы выходных сигналов преобразователя,. например числа В

I ь1 . Ь1Ь + baht

Ь = b h + b h;

Ь = Ь Ь+ bah

1 Ь = Ь Б+ Ь1Ь

+ bah где h - управляющий сигнал.

Блок сравнения операндов формирует сигнал 1 при AÑВ, 0 при А3 В.

В качестве примера приведена схема четырехраэрядного блока сравнения, который состоит из разрядных блоков

10 — 13 сравнения, элементов И 14—

16 и элемента ИЛИ 17. Разрядные блоки сравнения осуществляют операцию сравнения чисел А и B (k 1, 2, 3, 4) в каждом разряде многофазного кода, причем они должны форми ров ат ь как сигнал ф (А с В ), „так и сигнал равенства Ау В . Исключение составляет блок 10 сравнения младшего разряда, который формирует только сигнал P„(A „а В ) .

Работу разрядного блока сравнения поясним с помощью диаграммы, представленной на фиг.4, на которой изображены сигналы фаэ операндов А и В<, соответственно а, а;1 ° ° . ° ар; и ф

Ь,1,..., by, и таблица вычитания чисел А и В,.

Вычитание двух чисел в десятичном позиционном коде приведено в табл.1.

922730

Продолжение табл. 1

-3 -2 -1

0 1

4 5

3 4

2 3

1 2

0 1

-4 -3 -2

-3

-2

-7

-4

Таблица2

1 1

1 1

1 0

1 0

В таблице можно выделить три об, ласти, каждая из которых представляет собой множество цифр. Первая область - множество М „цифр главной. диагонали таблицы (отмечена на фиг.4 звездочками), которые несут информацию о равенстве чисел А < и В . Множество М цифр выше главной диагонали таблицы - это область, в которой

А ) В g, цифры ниже главной диагонали (выделены Фа фиг.4 утолщенной линией) образуют множество М g, где

А у,< Вg. Таким образом, разрядные блоки.сравнения должны определять множества М „и М . Определить М и М можно различными методами, исполь- 35 зуя подмножества с различными геометрическими размерами. Запишем один из вариантбв логических формул для выходных сигналов разрядных блоков сравнения 4С

М „=, à à„b b<+ab+

+а а Ь Ъ, +а а> Ь4. Ь +а а Ь Ь„+а „.à Ü Ь +

+айаЬ Ь1Ь ь+аз оБз Ь4+а4а Ь b>, 45 к=МИ 5Ь +Ь а а +Ь а„а +ЬЬа а З+

+Ь а а +а,Б„Ь +а Ь Ь +а Ь Ь +а Ь Ь . блок 10 сравнения младшего разряда формирует только сигнал jb<. Опера50 ция сравнения выполняется параллельно во всех разрядах, что обеспечивает высокое быстродействие. Если выходной сигнал блока 13 не равен нулю, т.е. А с В, то он проходит на выход блока сравнения. Если А = В, 55 то на выход блока проходит сигнал от блока сравнения того разряда, в

КоТороМ А,с (В с. В том случае, когда неравенство А < с В не выполняется ни в одном из разрядов, - сигнал 5 на выходе элемента ИЛИ 17 равен нулю.

Блок 9 определения знака (фиг.2) служит для определения знака oLg выходного числа устройства для сложения и вычитания. Сигнал oLg формируется при помощи знаковых разрядов

ALA u oLg операндов А и В и сигнала

5 блока сравнения.

Алгоритм работы блока. 9 приведены в табл.2 истинности.

В таблице, принято, что положительному числу соответствует знак, рав922730 10 равно единице. При этом функционирование отдельных узлов устройства не изменяется и уменьшения быстродействия не происходит. формула изобретения

А

О. 0. 1121

А 1.

В О.

О. 2187 ный единице. Знак выходного числа определяеч ся по формуле Q =- CLED 1 + 6дcLL2 (Ъ + 0LA6рgp

Устрой ст во для сложения и вычитания работает следующим образом.

При подаче на входы устройства операндов А и В выполняется операция сравнения абсолютных величин операндов и сложение по модулю 2 знаков ALA и cLL4, ° Если знаки совпа.1о дают, то на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 5 сигнал равен нулю, элементы И 6 и 7 закрыты, и преобразование кодов в блоках 2 - 4 не осуществляется. В этом случае устройство работает как обычный сумматор.

Если знаки с ди .g не совпадают, то .,формируется:сигнал, управляющий пре" образователеи кода суммы 4, и на выходе одного из элементов И появляется сигнал, причем в обратный код преобразуется всегда большее из чисел А и B. В этом случае после суммирования и преобразования суммы в обратный код получается результат, равный l A — В1.

Приведем несколько примеров.

Знак Обратный код

1 ° 9832 — 0167

О. 6524 6524 ао

Q 1 3308 6691 Обр.код 3308

Обр. код

A О. 7648 2384

В 1. 6524 6524

8878 Обр. код 1121

Обр. код

7645 7645 «о

9832 — 0167

7812 Обр. код 2187

Быстродейсч вие в предлагаемом

45 устройстве достигается за счет отсутствия циклического переноса единицы при вычитании, параллельного выполнения операции сравнения операндов во всех разрядах и параллельного с

50 суммированием формирования знака, выходного числа. Выходное число равно сумме входных чисел с учетом зна" ко в.

Реализация предлагаемого устрой55 ства-возможна в коде с любым основанием, в том числе и двоичном. Двоичный код является частным случаем многофазного кода, когда число фаз

Устройство для сложения и вычитания, содержащее сумматор, три преобразователя прямого кода в обратный код, причем вход первого преобразователя прямого кода в обратный код является входои первого операнда устройства, а выход первого преобразователя прямого кода в обратный: код подключен к первому входу сумматора, вход второго преобразователя прямого кода в обратный код является входом второго операнда устройства, а выход второго преобразователя прямого кода в обратный код подключен к второму входу сумматора, вход тречьего преобразователя прямого кода в обратный код подключен к выходу сумматора, а выход третьего преобразователя прямого кода в обратный код

t подключен к первому выходу устрой ства, о т а и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, оно содержит блок сравнения операндов, блок определения зна-. ка, два элемента И и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый и второй входы блока сравнения операндов подключены к входам первого и второго операндов устройства соответственно, прямой выход блока сравнения операндов подключен к первым входам первого элемента И и блока определения знака, инверсный выход блока сравнения операндов подключен к первому входу второго элемента И, вторые входы элементов И соединены между собой и подключены к управляющему входу третьего преобразователя прямого кода в обратный код и выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход первого элемента И соединен с управляющим входои первого преобразователя прямого кода в обратный код, выход второго элеиента .И соединен с управляющим входом второго преобразователя прямого кода в обратный код, первый вход элемента ИСКЛЮЧАКЦЕЕ ИЛИ подключен к входу знака первого операнда. устройства и к второму входу блока определения знака, второй вход элемента ИСКЛОЧАЮЩЕЕ ИЛИ подключен

Фиг. 7

11 922730 к входу знака второго операнда устройства и к третьему входу блока определения знака, выход которого подключен к второму выходу устройства.

Источники информации,:: 5 принятые во внимание при экспертизе

1. Авторское свидетельство СССР 457084, кл. G 06 F 7/385, 1972.

12

2. Авторское свидетельство СССР

У 453691 кл. G 06 F 7/385 1974.

3. Шауман А.И. Основы мааинной арифметики. Л., изд-sg Ленинградского университета, 1979, с. 52-66 (прототип).

4. Авторское свидетельство СССР

N 739530э кл. G 06 F 7/385е 1978.

Составитель Н.Захарская

Редактор В.Данко Техред С. Иигунова Корректор " Кост а

Заказ 2581/63 Тираж 732, Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва Ж-35, Раушская наб., д. 4/5 .

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4