Вычислительное устройство

 

О П И, С А Н И K (и 993270

ИЗОБРЕТЕНИЯ

К АВТО:тСКОММ СВидЕТИЛЬСТВу

Союз Советских

Социапистичесних

Республик (61) Дополнительное к авт. свнд-ву— (22) Заявлено 14. 04. 81 (21) 3274282/18-24 (5l }М. Кл.

G 06 F 15/31 с присоединением заявки J4 (23) ПриорнтетГвеудврстееииый ивмитет

СССР .

60 делам иэвбретеиий и открытий (53) УДК631. 325 (088. 8) Опубликовано 30 ° 0 1 ° 83 ° Бюллетень №4

Дата опубликования описания 30.01.83 (72) Авторы изобретения

А. Х. Ганитулин, Е. Il. Иванюк и В. H.

° ..: -,... Э жт-„:;,.

Ф

"- - -=-,.../ (71) Заявитель (Я) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО

Изобретение относится к вычислительной технике, в частности к арифметическим устройствам, и может быть использовано в высокопроизводитель" ных ЭВИ.

Известно устройство для вычисле ния значений тригонометрических Функ° ций, содержащее регистры, элементы И, ИЛИ, преобразователи прямого кода в дополнительный, последователь-, ные комбинационные сумматоры, блоки выдачи, триггеры, двоичный счетчик, блок сравнения, счетчик итераций, дешифратор, блок задания констант, блок управления. Для вычисления значений тригонометрических функций

f используется последовательный принцип б обработки информации по итерационным

Формулам (1

Недостатком устройства является 2о- низкое быстродействие и ограниченные функциональные возможности.

Известно также устройство для вычисления значений синуса и косинуса которое содержит счетчик аргумента, формирователь кода начального приращения, регистр приращений, накапливающий сумматор, дешифратор, коммутатор кодов, блок вычисления кода угла, блок выдачи информации, блок сравнения. В устройстве формируется текущий код угла и соответствующее значение функций по поступающей на вход последовательности импульсов.

При совпадении текущего и заданного кодов угла на выход устройства поступает соответствующий код значения тригонометрической функции (2 ).

Недостатком указанного устройства является низкое быстродействие и orpa e ve функциональные вазможности

Наиболее близким является устройство для вычисления полинома, содер- жащее блок памяти, блок управления, входной коммутатор, два коммутатора, три регистра, три группы входных и две группы выходных регистров, 3 99327 две группы элементов И, два преобра- зователя кодов частичных произведений в двухрядный код, сумматор и регистр результата.

Выход блока памяти соединен с пер: вым входом входного коммутатора, второй и третий входы входного коммутатора соединены с третьим и четвертым выходами блока управления, первый выход которого соединен с вхо- 1О дом блока памяти. Первый выход входного коммутатора соединен с информационным входом первого .регистра и .информационными входами регистров второй, группы входных регистров. Вто- 5 рой выход входного .коммутатора соединен с информационными входами второго и третьего регистров. Выходы первого, второго регистров соединены с первым и вторым входами перво- 20 го коммутатора, третий вход которого соединен с выходами регистров пер- . вой группы входных регистров.

Выходы регистров второй группы

25 входных регистров соединены с первым входом второго коммутатора, второй вход которого соединен с выходом третьего регистра. Выходы регистров третьей группы входных регистров соединены с третьим входом второго

ЗО коммутатора. Информационные. входы регистров первой и третьей групп входных регистров соединены соответственно с выходом первогО выходного коммутатора и третьим выхо-. дом второго выходного коммутатора. К первому, второму и третьему входам первой группы элементов И подключены.. соответствующие выходы первого коммутатора. К первому, второму и треть 4О ему входам второй группы элементов И подключены соответствующие выходы второго коммутатора. Четвертые вхо" ды первой и второй группы элементов

И соединены с первыми выходами соот- 4 ветственно второго и первого коммутаторов. Четвертые выходы первого и второго коммутаторов соединены с входом второго преобразователя кода частичных произведений в двухрядный код. >О

Выходы первой и второй групп,элементов И соединены с вхОдами соответственно первого и второго преобразователей кода частичных произведений в двухрядный код, выходы которых сое- Ы динены с информационными входами регистров соответственно первой и второй групп выходных регистров. ПерО 4 вые входы первого и второго выходных коммутаторов соединены с выходами регистров соответственно первой и второй групп выходных регистров. Второй выход второго выходного коммутатора соединен с информационными входами регистров второй группы входных регистров. Первый -выход второго выходного коммутатора соединен с входом сумматора, выход которого подключен к информационному входу регистра результата. К управляющим входам регистра результата, первого, второго, третьего регистров, к управляющим входам регистров первой, второй, третьей групп входных и первой, второй групп выходных регистров подключен девятый выход блока управления, второй и шестой выходы которого соединены соответственно с третьим и четвертым входами второго выходного коммутатора. Пятый выход блока управления соединен с вторыми входами первого и второго выходных коммутаторов. Седьмой, восьмой, десятый, одиннадцатый и двенадцатый выходы блока управления соединены соответственно с четвертыми, пятыми, шестыми седьмыми и восьмыми входами первого и второго коммутаторов. Блок управления содержит генератор импульсов, элемент ИЛИ, счетчик и двадцативосьмивыходной элемент задержки. При этом выход генератора импульсов соединен с входом элемента задержки и первым входом элемента ИЛИ, второй, третий и четвертый входы которого соединены соответственно с четвертым, пятым и четырнадцатым выходами элемента задержки. Выход элемента

ИЛИ соединен с первым входом счетчика, второй вход которого соединен с двадцать восьмым выходом элемента задержки, выход счетчика подключен к первому выходу блока управления и первому, шестому и пятнадцатому выходам элемента задержки. Второй выход блока управления соединен с двадцать

I седьмым выходом элемента задержки, третий - с вторым,. четвертый - с шестым, одиннадцатым и шестнадцатым выходами элемента задержки, пятый с двенадцатым, семнадцатым, двадцать первым, двадцать третьим и двадцать пятым, шестой - с седьмым, седьмой— с третьим, восьмой - с восьмым и тринадцатым, девятый - с двадцать восьмым, десятый - с восемнадцатым, ф9327 одиннадцатый - с шестнадцатым, двадцатый выход блока управления сое.- динен = двадцатым, двадцать вторым и двадцать четвертым выходами элемента задержки. Работа прототипа ос- 5 нована.на параллельном вычислении двух частей полинома по схеме Горнера, причемпромежуточные результаты вычислений используются в виде двухрядного кода f3).

Недостатком прототипа являются ограниченные функциональные воэможности, ввиду невозможности выполнения им арифметических операций сложения, вычитания, умножения и деления, Цель изобретения - расширение функциональных воэможностей устройства путем обеспечения воэможности выполнения арифметических операций сложения, вычитания, умножения и 20 деления, Поставленная цель достигается тем что вычислительное устройство, Ф содержащее блок памяти, входнои коммутатор, два коммутатора, два выходных коммутатора, три регистра, три группы входных и две группы выходных регистров, две группы элементов И, два преобразователя кода частичных произведений в двухрядный код, сумматор регистр результата, причем выходы блока памяти соединены с-одноименны-, ми входами первой группы входов входного коммутатора, первая группа выхо-"

35 дов которого соединена с одноименными входами первого регистра и входных регистров второй группы, вторая группа выходов входного коммутатора сое-. динена с одноименными входами второго

40 и третьего регистров, выходы первого выходного коммутатора соединены с вхо-дами входных регистров первой группы, выходы первого, второго регистров и входных регистров первой группы под-: ключены к соответствующим входам пер- вой,второй и третьей групп входов перво. го коммутатора, выходы первой, второй и третьей групп выходов которого соединены соответственно с nep-.

S0 выми, вторыми и третьими входами соответствующих элементов И первой группы, выходы входных регистров вто", рой группы, выходы третьего регистра и 55 выходы входных регистров третьей группы соединены с одноименными входами соответственно первой, второй и третьей групп входов второго коммута0 ора выходы первой, второй и третьей групп

О 6 выходов которого соединены соответственно с первыми, вторыми и третьими входами одноименных- элементов И второй группы, выходы четвертой группы выходов первого и второго коммутаторов соединены с четвертыми входами соответственно элементов И второй группы и элементов И первой группы, выходы пятой группы выходов первого, второго коммутаторов и выходы элементов И второй группы подключены к соответствующим входам второго преобразователя кодов частичных произведений в двухрядный код, выходы которого соединены с одноименными входами выходных регистров второй группы, выходы элементов И первой группы соединены с входами первого преобразователя кодов частичных произведений в двухрядный код, выходы которого соединены с одноименными . входами выходных регистров первой группы выходы выходных регистров пер"

Ф вой и второй групп соединены с одно" именными входами первой группы входов первого и второго выходных коммутаторов соответственно, выходы первой группы выходов второго выходного коммутатора соединены с одноименными входами сумматора, выходы второй группы выходов этого коммутатора подключены к одноименным входам входных регистров второй группы, выходы третьей группы - к одноименным входам входных регистров третьей группы, выходы первой группы выходов сумматора соединены с одноименными входамй регистра результата, выходы которого подключены к шине результата устройства, содержит блок управления, преобразователь двухрядного. кода в дополнительный двухрядный код, преобразователь двоичного кода в дополнительный код, четвертый регистр, третий коммутатор, причем выходы четвертой группы выходов второго вы- . ходного коммутатора соединены с одноименными входами преобразователя двухрядного кода в дополнитейьный двухрядйый код, выходы которого .соединены с одноименными входами входных регистров второй группы, входы первой группы входов третьего коммутатора соединены с соответствующи" ми выходами четвертого регистра, входы которого подключены к одноименным выходам первой группы выходов сумматора, выходы третьего коммутатора подключены к одноименным вхо70

7 9932 дам преобразователя двоичного кода 1 в дополнительный код, выходы которого подключены к соответствующим входам регистра результата, первая входная шина устройства соединена с входами второй группы входов входного коммутатора, вторая входная шина устройства - с входами четвертой. группы входов входного коммутатора, третья входная, шина устройства соединена с 1î первой группой входов блока управления, четвертая входная шина устройства - с первым входом блока управления, пятая входная шина устройства с вторым входом блока управления, шестая входная шина устройства - с третьим входом блока управления, первый выход сумматора подключен к четвертому входу блока управления, первый выход блока управления подключен zp к второму входу первого выходного коммутатора, второй выход блока управления подключен к второму входу третьего коммутатора, выходы первой группы выходов блока управления соответст- у венно соединены с входами первой группы входов первого коммутатора, выхо ды второй группы выходов блока управления соединены соответственно с входами первой группы входов входно- 30

ro коммутатора, выходы третьей группы вььходов блока управления подключены к одноименным входам блока памяти, выходы четвертой группы выходов блока управления соединены с одноимензs ными входами первой группы входов второго коммутатора, выходы пятой группы выходов блока управления соответственно соединены с входами первой группы входов второго выходного коммутатора.

Кроме того, блок управления содер-. жит регистр адреса констант, постоянную память, группу элементов задержки, регистр адреса микрокоманд, ре- 45 гистр кода операции, дешифратор, первый,второй и третий элементы задержки, элемент ИЛИ-НЕ, элемент равнозначности, элемент неравнозначности, пять элементов И, три элемента НЕ, О три трехвходовых элемента И, элемент

ИЛИ, триггер знака результата, причем выходы регистра адреса микрокоманд соединены с одноименными входами первой группы входов постоянной памя- M ти, первые семь выходов постоянной памяти образуют адресную группу и соответственно соединены с входами группы элементов задержки, выходы которой соединены с одноименными входами регистра адреса микрокоманд, восьмой выход постоянной памяти является первым выходом блока управления, выходы постоянной памяти с девятого по пятнадцатый образуют первую группу выходов, с шестнадцатого по восемнадцатый - вторую группу выходов блока управления, с девятнадцатого по двадцать первый выходы постоянной памяти соединены с входами регистра адреса

1 констант, выходы которого и двадцать второй выход постоянной памяти образуют третью группу выходов блока управления, пятнадцатый выход постоянной памяти и ее выходы с двадцать третьего по двадцать седьмой образуют четвертую группу выходов блока управления, выходы с двадцать восьмого по тридцать первый постоянной памяти — пятую группу выходов блока управления, тридцать второй выход постоянной памяти является вторым выходом блока управления, тридцать третий, тридцать четвертый и тридцать пятый выходы постоянной памяти соединены соответственно с входами третьего, второго и первого элементов задержки, входы регистра кода операции и регистра адреса микрокоманд образуют первую группу входов блока управления, первый вход блока управления соединен с вторым входом элемента ИЛИ, второй вход блока управления - с вторыми входами элемента равнозначности и элемента неравнозначности, с выходом третьего элемента НЕ, с вторым входом пятого элемента И и первым входом третьего трехвходового элемента И, третий вход блока управления - с первыми входами weмента равнозначности и элемента неравнозначности, четвертый — с входом ! второго элемента НЕ и с третьим вхо.дом третьего трехвходового элемента И, выход первого элемента задержки соединен с первым входом элемента ИЛИ, выход которого подключен к

l второму входу постоянной памяти, выход второго элемента задержки соединен с первым входом первого элемента

И, выход которого подключен к первому управляющему входу регистра адреса микрокоманд, выход третьего элемента задержки соединен с вторым входом первого трехвходового элемента

И, выход которого подключен к второму управляющему входу. регистра адреса микрокоманд, выход элемента неравнозначности соединен с первым входом второго элемента И и с вторым входом четвертого элемента И, выход элемента равнозначности соединен с первым входом третьего элемента И, выходы второго и третьего элементов

И соединены соответственно с первым и вторым входами элемента ИЛИ-НЕ, выход которого подключен к втррому входу первого элемента И, к первому входу первого трехвходового злемен" та И, к входу первого элемента НЕ, к второму входу второго трехвходового элемента И и к второму входу третьего трехвходового элемента И, выход второго элемента НЕ соединен с третьими входами первого и второго трехвходовых элементов И, выходы . регистра кода операций соединены с соответствующими входами дешифратора, первый выход дешифратора соединен с вторым входом третьего элемента И, второй выход дешифратора.с вторым входом второго элемента И, третий выход дешифратора — с первым входом четвертого элемента И, выходы четвертого, пятого элементов И, второго и третьего трехвходовых элементов И соединены с входом триггера знака результата, выход первого элемента НЕ соединен с первым входом пятого элемента И, выход третьего элемента НЕ соединен с первым входом второго трехвходового элемента И, На фиг. 1 представлена блок-схема устройства; на фиг. 2 — структурная схема блока управления. устройство содержит входной коммутатор 1, блок 2 памяти, первый 3 и второй 4 регистры, первый 5 и второй 6 входные .регистры первой группы 7 входных регистров, первый 8 и второй 9 входные регистры второй группы 10 входных регистров, третий регистр 11, первый 12 и второй 13 входные регистры третьей группы.14 входных регистров, первый 15 и второй 16 коммутаторы, первую 17 и вторую 18 группы элементов И, первый

19 и второй 20 преобразователи кода частичных произведений в двухрядный код, первый 21 и второй 22 выходные регистры первой группы 23 выходных регистров, первый 24 и второй 25 выходные регистры второй группы 26 выходных регистров, первый 27 и второй

28 выходные коммутаторы, преобра270 10 зователь 29 двухрядного кода в до полнительный двухрядный код, сумматор 30, четвертый регистр 31, коммутатор 32, преобразователь 33 кода в дополнительный код, регистр 34 результата, блок 35 управления, регистр 36 адреса констант,. постоянную память 37, группу 38 элементов задержки, регистр 39 адреса микроко)O манд, регистр 40 кода операции, дешифратор 41, первый элемент 42 задержки, элемент ИЛИ 43, первый weмент И 44, первый трехвходовый элемент И 45, второй 46 и третий 47

1з элементы задержки, элемент ИЛИ-НЕ

48, первый 49 и второй 50 элементы

НЕ, второй 51 и третий 52 элементы

И, элементы 53 неравнозначности, . элемент 54 равнозначности, четверщ тый 55 и пятый 56 элементы, И, второй

57 и третий 58 трехвходовые элементы И, триггер 59 знака результата третий элемент НЕ 60.

Блоки устройства соединены сле25 ! дующим образом.

Первый выход 61 блока 35 управления. подключен к второму входу первого выходного коммутатора 27, выходы которого соединены с входами входных

30 регистров 5 и 6 первой группы 7 входных регистров. Первая группа 62 выходов блока 35 управления подключена к одноименным входам четвертой группы первого коммутатора 15, первая, 35 вторая и третья Группы входов которого подключены соответственно к выходам первого регистра 3, второго регистра 4 и к выходам первого и второго входных регистров 5 и 6 первой группы 7 входных регистров. Вторая группа 63 выходов блока 35 управления подключена к входам второй группы входного коммутатора 1, первая группа входов которого соединена с выходами блока 2 памяти,. а входы последнего подключены к третьей группы 64 выходов блока 35 управления. Четвертая группа 65 выходов блока 35 управления соединена с четвертой группой входов второго коммутатора 16, первая, вторая и третья группы входов которого подключены соответственно к выходам входных регистров 8 и 9 второй группы 10 входных регистров,> выходу третьего регистра 11 выходам входных регистров 12 и 13 третьей группы 14 входных регистров. Пятая группа 66 выходов блока 35 управле11 99327 ния подключена к второй группе входов второго выходного коммутатора 28, третья группа выходов которого подключена к входам входных регистров

12 и 13 третьей группы 14 входных регистров. Второй выход 67 блока 35 управления соединен с вторым входом коммутатора 32, выходы которого подключены к входам преобразователя 33 кода в дополнительный код, соеди- 1о ненного выходами с входами регист ра 34 результата.

Первая, вторая и третья группы выходов первого 15 и второго 16 коммутаторов подключены к соответствующим входам соответственно первой 17 и второй 18 групп элементов И, четвертые входы. которых соединены с четвертыми группами выходов соответственно второго 16 и первого 15 ком- щ мутаторов. К входам второго преобразователя 20 кодов частичных произведений в двухрядный код, соединенного выходами с входами регистров второй группы 26 выходных регистров, z5 подключены пятые группы выходов первого 15 и второго 16 коммутаторов и выходы элементов И второй группы 18 элементов И. Выходы регистров второй группы 26 выходных регистров

-подключены к первой группе входов второго выходного коммутатора 28, вторая группа. выходов которого соединена с входами регистров второй группы 10 входных регистров. Четвертая 35 группа выходов .второго выходного коммутатора 28 соединена с входами преобразователя 29 двухрядного кода в дополнительный двухрядный код, выходы которого подключены к входам регистров второй группы 10 входных регистров. К входам первого преобразователя 19 кодов частичных произведений в двухрядный код, соединенна»

ro выходами с входами регистров пер- 45 вой группы выходных регистров 23, подключены выходы элементов И первой группы l7 элементов И.

Первая группа входов, блока 35 управления (фиг.2 ) подключена к входу регистра 39 адреса микрокоманд и входам регистра 40 кода операции, выходы которого подключены к входам дещифратора 41. Выходы регистра 39 адреса микрокоманд подключены к первой группе входов постоянной памяти 37, первые семь выходов которой образуют адресную группу (О „- q„), соединенную с входами элементов задержки группы 38, выходы которой соединены с входами регистра 39 адреса микрокоманд. Восьмой выход (Q0) постоянной памяти 37 подключен к первому выходу

61 блока 35 управления. С девятого

flo пятнадцатый (Qg Qlg тоянной памяти 37 объединяются в первую группу 62 выходов блока 35 управления, с шестнадцатого по восемнадцатый (и- ц18) выходы постояннОЙ пд мяти 37 объединяются во вторую группу 63 выходов блока 35 управления.

Девятнадцатый, двадцатый и двадцать пеРвый (Q Qgp П .1) выходы постоянной памяти 37 подключены к соответствуиицим входам регистра 36 адреса констант, выход которого вместе с двадцать вторым (Q<<) выходом пос,тоянной памяти 37 образует третью группу 64 выходов блока 35 управления. Пятнадцатый выход (Я1 ) постоянной памяти 37 вместе с группой . выходов с двадцать третьего по двадцать седьмой (02 - Q2>) образуют четвертую группу 65 выходов блока 35 управления. С двадцать восьмого по.Выходы регистров первой группы 23 выходных регистров соединены с первой группой входов первого выходного коммутатора 27. Первая группа выходов входного коммутатора 1 подключена к входам первого регистра 3 .и,к входам регистров второй группы 10 входных ре- 55 гистров. Вторая группа выходов входного коммутатора 1 подключена к входам второго 4 и третьего 11 регист0 12 ров. Первая группа выходов второго выходного коммутатора 28 подключена к входам сумматора 30, первая группа выходов которого соединена с входами, четвертого регистра 31 и регистра 34 результата. Выходы четвертого реги" стра 31 подключены к первой группе входов коммутатора 32. Вторая группа выходов сумматора соединена с пятым входом 68 блока 35 управления.

Первая 69 и вторая 70 входные шины устройства соединены соответственно с третьей.и четвертой группами входов входного коммутатора 1. Третья

71, четвертая 72, пятая 73, шестая

74 входные шины устройства соединены соответственно с первым, вторым, третьим и четвертым входами блока 35 управления. Выход регистра 34 результата подключен к шине 75 результата устройства.

13 993270 14 тридцать первый выходы (Q 6- Q. ) по-. соединен с первым входом второго

26 31 стоянной памяти 37 образуют пятую трехвходового элемента И 57. Четвер группу 66 выходов блока 35 управ- . тый вход блока 35 управления соединен пения. Тридцать второй выход (Qg па- с первыми входами элемента 53 неравстоянной памяти 37 подключен вто- g нозначности и элемента 54 равнозначрому выходу 67 блока 35 управления.: ности. Пятый вход блока 53 управлеТридцать третий (Q>>), тридцать чет- ния соединен с первым входом второго вертый (Q34), тридцать пятый (Q>g),, элемента НЕ 50 и с третьим входом выходы постоянной памяти 37 подклю- третьего трехвходового элемента И 58. чены к входам соответственно перво- 10 Выход первого элемента НЕ 49 соедиго 42, второго 46 и третьего 47 эле- нен с первым входом пятого элемента ментов задержки. И 56. Выходы четвертого 55 и пятого

Выход первого элемента 42 задерж- 56 элементов И, второго 57 и третьего ки подключен к первому входу эле- . 58 трехвходовах элементов И подключемента ИЛИ 43, выход которого соеди--- 13 ны к входу триггера 59 знака резульнен с вторым входом постоянной памяти 37. Второй вход блока 35 управ- УстРойство Работает следУющим обления соединен с вторым входом элемента ИЛИ 43. Выход второго элемен- УнкциониРование Редлагаемого та 46 за ержки соединен с первым 20 УстРойства при вычислении;полинома позадержки соединен с первым входом первого элемента И.44, вто- казано на примере вычисления синуса. рой вход которого соединен с выходом Вычисление происходит аналогично элемента ИЛИ-НЕ 48, с первым входом прототипу. Функция синуса представпервого трехвходового элемента И 45, ляется в виде полинома одиннадцатой с входом первого элемента HE 49, с 23 степени, состоящего из двух частей, вторыми входами второго 57 и треть- вычисляемых одновременно по схеме

l его 58 трехвходовых элементов И. Вы- Горнера ход третьего элемента 47 задержки подключен к второму входу первого 1пА=А С +А,1+ С + трехвходового элемента И 45, третий 30 вход которого соединен с выходом второго элемента НЕ 50 и с третьим В ис о ном состоянии в блоке 2 памя входом второго трехвходового эле- ещен коэффициенты полинома, мента И 57. Выходы первого элемен- се егист ы и три„ер знака результа И 44 и первого трехвходового эле- 35 тата становлены в нуль На первую мента И 45 подключены к первому уп- г ппу входов блока 35 управления равляющему входу регистра 39 адреса писывается в регистр 39 адреса микПервый и второй выходы дешифра" рокоманд и в регистр 40 кода оператора 41 подключены к вторым входам ции. На первую группу входов вход40 соответственно третьего 52 и второ" ного коммутатора 1 поступает аргумент го 51 элементов И, выходы которых-- А. На второй вход блока 35 поступает подключены к входам элемента ИЛИ-НЕ 48.. сигнал начала операции, по которому

Третий выход дешифратора 41 соединен производится чтение первой микрокос первым входом четвертого элемента - 1 манды микропрограммы вычисления синуИ 55, второй вход которого соединен са по адресу, определенному кодом с выходом элемента 53 неравнознач= операции. По первой микрокоманде проности и с первым входом второго эле- изводится прием аргумента А в первый мента И 51. Выход элемента 54 рав- †. регистр 3 и во входной регистр втонозначности соединен с первым входом 30 рой группы 10 входных регистров и третьего элемента И 52. Третий вход формирование в регистре 36 адреса блока 35 управления соединен с вто- констант адреса соответствующих конрыми входами элемента 54 равнознач=- стант, По микрооперациям адресной ности и элемента 53 неравнозначности, группы (Q<- Q>), задержанным в групс вторым входом пятого .элемента-И -56, 1> пе 38 элементов задержки, в регистс первым входом третьего трехвходо- ре адреса микрокоманд формируется ваго элемента И 58 и с входом третье- адрес следующей микрокоманды. По -микго элемента НЕ 60, выход которого рооперации (Qg, задержанной в пер15 99327 вом элементе 42 задержки, производится чтение следующей микрокоманды.

Весь .процесс вычисления Функции синуса состоит из подготовительного этапа, двух итераций первого вида, одной итерации второго вида, трех итераций третьего вида и заключительного этапа.

Функционирование устройства в режиме выполнения операции деления про- 10 исходит в соответствии с микропрограм мой. Для реализации операций деления используется итерационный ал1 горитм деления по выражениям где i = 1,2,... - номер итерации; ,о „ - приближенное значение частного, полученного в I-м шаге итерации; у,. - произведение приближенного значения обратной величины делителя на делитель в i-м шаге итерации,, В исходном состоянии все регистры и триггер знака результата установлены в нуль. На первую группу входов блока 35 управления поступает код операции деления, на третью и четвертую, группы входов блока 35 управления подаются коды знаков делимого и делителя соответственно, на третью и четвертую группы входов входного коммутатора l - модули делимого А и делителя В. На второй вход блока 3 управления поступает сигнал начала операции, по которому производится считывание первой микрокоманды микропрограммы деления по адресу, определяемому кодом операции. По этой микрокоманде делимое А записывается s первый регистр 3, а, делитель В - во входной регистр второй группы 10 входных регистров. 1.

По второй и третьей микрокомандам делитель B из регистра второй . группы 10 входных регистров через второй преобразователь 20 кода частичных произведений в двухрядный код записывается в регистр второй группы

26 выходных регистров, а затем а ре.гистр третьей групйы 14 входных ре:гистров и после преобразования в преобразователе 29 двухрядного кода в дополнительный двухрядный код в

О 16 регистры второй группы 10 входных регистров. По четвертой микрокоманде на элементы И первой группы 17 элементов И подаются делимое А и дополнительный код делителя (-В)ап, а на элементы И второй группы 18 элементов И подаются дополнительный код делителя (-В)АОП и делитель В.

В регистры первой группы 23 выходных регистров записывается двухрядный код произведения г о — — А (-В оп а в регистры второй группы 26 выходных регистров — двухрядный код произведения " = (-Б)доп В. Микгооперации пятой микрокомвнды обеспечивают передачу сто из регистров первой группы 23 выходных регистров в регистры первой группы 7 входных регистров, а у - из регистров второй" группы 26 выходных регистров в регистры третьей группы14 аходныхрегистров,и после преобразования в преобразователе 29 двухрядного кода в дополнительный двухрядный код (- go ) опзаписывается в регистры второй группы 10 входных регистров. На этом заканчивается подготовительный этап и начинается итерационный процесс вычислениЙ:. !

В первой Итерации на элементы И первой группы 17 элементов И подаютcs o o w ("о)акоп a Ha элементы " второй группы 18 элементов И подаются (- $0) 0„è у. В регистрах первой группы 23 выходйых регистров записывается двухрядный код произведения о — — Q<($о)до„, а в регистрах второй группы 26 выходных регистров - двухрядный код произведения у„=(-р ) у, которые затем переписываются соответственно в регистры первой группы 7 входных регистров и в регист -. ры третьей группы 14 входных регистров, а после преобразования двухрядного кода произведения щ„ в двухрядный дополнительный код (- ".„) ап он записывается в регистры второй группы

10 входных регистров. Все последующие итерации выполняются аналогично пер8ОН.

Число итераций определяется необходимой точностью вычисления частного. Так, для получения частного с точностью д"< 2 птребуется выполнить не более m < 1од — итераций.

Например, для d ñ 2 требуется выполнит не более четырех итераций. В устройстве точность выполнения операции

993270 !8 мается в регистр второй группы 10 входных регистров. 8 блоке 3 управления формируется сигнал

17 деления выбрана равной 2-, что со ответствует трем итерациям. После выполнения трех итераций результат деления с6 из регистров первой группы 7 входных -регистров поступает через второй преобразователь кода частичных произведений в двухрядный код, в регистры второй группы 26 выходных регистров, затем суммируется и записывается в регистр 34 результата. Знак частного определяется в блоке 3 управления как сумма по модулю два делимого и делителя, При операции деления на третьем вы-. ходе дешифратора 41 появляется сигнал, который разрешает прохождение сигнала с выхода элемента 53 нерав" нозначности и запись его в триггер

59 знака результата. Особенностью выполнения операции деления в предлагаемом устройстве является параллельное вычисление значений об и !1.1 и использование этих промежуточных данных в виде двухрядного кода, что значительно уменьшает время выполнения операции деления. р, =с (ЗнА ЗнВ гЗЙА Ънд) wag (3нА-Зйвч ЗйА Энб), где q - сигнал, которыи формирует=

0h

30 ся на первом выходе дешифратора 41 при выполнении операции сложения;

- сигнал который формируется

В4 на втором выходе дешифра" тора 41 при выполнении one15 рации вычитания;

- сигнал на выходе элемента

ИЛИ-ЯЕ 48.

Если =1, то по микрооперации — ол (Q ) в регистре адреса микрокоманд зе З4 совместно с микрооперациями адреснои

М группы (9, - О );формируется адрес второй MK. Еслибы =0 то по микрооперациям адресной группы (Я„- („) . формируется адрес четвертой микроко2S манды.

При выполнении операции умножения устройство работает в соответствии с микропрограммой. В- исходном состоянии все регистры и триггер знака результата содержат нулевую информацию. По первой микрокоманде сомножители заносятся в первый регистр 3 и в регистр второй группы 10 входных регистров. Во второй микрокоманде содержимое этих регистров через второй коммутатор 16 подается на элементы И второй группы 18 элементов И.

Полученное произведение в виде двухрядного кода записывается в регистры 4О второй группы 26 выходных регистров.

По третьей микрокоманде двухрядный . код суммируется и результат записывается в регистре 34 результата.

Знак произведения формируется анало" 4 гично тому, как описано при выполнении операции деления.

Операции сложения и вычитания выI полняются в соответствии с микропрограммой. Для выполнения операций- используется алгоритм сложения и вычитания прямых кодов.

8 исходном состоянии все регистры и триггер знака результата установлены в нуль. По первой микроко- . Ы манде первое слагаемое или уменьшаемое поступает в первый регистр 3, второе слагаемое или вычитаемое приниПо второй микрокоманде содержимое второй группы 10 входных, регистров через второй преобразователь 20 кода частичных произведений в двухрядный код записывается в регистры второй группы 26 выходных регистров и затем по третьей микрокоманде преобразуется в дополнительный код в преобразователе 29 двухрядного кода в дополнительный двухрядный код и записывается в регистры второй группы

10 входных регистров. Ro четвертой микрокоманде содержимое первого регистра 3 и регистров второй группы

10 входных регистров через второй

Ь коммутатор 16 подается на второи преобразователь 20 кода частичных произведений в двухрядный код и записывается в регистры второй группы 26 выходных регистров. По пятой микрокоманде двухрядный код суммируется и сумма записывается в четвертом регистре 31 и в регистре 34 результата. Если и ="1 и перенос (I!) из старшего разряда сумматора 30 равен нулю (A0} . по микрооперации 33) в регистре 39 адреса микрокоманд формируется адрес шестой микрокоманды, по которой через коммутатор 32 и преобразователь 33 кода в дополнительный код записывается прямой код результата на регистр 34 резуль1

99327 тата с регистра 31. Знак результата опредепяется из условий

3 и А, если p<„vP©„П=1

ЗиР

3 и А, если,й., П 1, Таким образом, предлагаемое устройство, кроме вычисления полиномов, позволяет выполнять основнь1е арифметические операции: сложение, вычита" ние, умножение и деление. При этом И аппаратурные затраты увеличиваются всего на 5-74. (Формула изобретения

1. Вычислительное устройство,содержащее блок памяти, входной коммутатор, два коммутатора, два выходных коммутатора, три регистра, три группы входных и две группы выходных регистров, две группы элементов И, два преобразователя кода частичных произведений в двухрядный код, сумматор, регистр результата, причем выходы блока памяти соединены с одноименными входами первой группы входов входного коммутатора, первая группа выходов которого подключена к одноименным входам первого регистра и входам входных регистров второй .группы, вторая группа выходов входного коммутатора соединена с одноименными входами второго и третьего регистров, выходы первого выходного коммутатора подключены к входам входных регист3S ров первой группы, выходы первого, :второго регистров и входных регист- ров первой группы подключены к соот,ветствующим входам первой, второй и

40 третьей групп входов первого коммутатора, выходы первой, второй и

"третьей групп выходов которого сое* динены соответственно с первыми, вторыми и третьими входами соответствующих элементов И первой группы,. вы- 4 ходы входных регистров второй группы, выходы третьего регистра и выходы входных регистров третьей группы соединены с одноименными входами соответственно первой, второй и третьей групп входов второго коммутатора, выходы..первой, второй и третьей групп выходов которого соединены соответственно с первыми, вторыми и третьими входами одноименных элементов И второй группы, выходы четвертой группы выходов первого и второго коммутаторов соединены с четвертыми входами

0 20 соответственно элементов И второй группы и элементов И первой группы, выходы пятой группы выходов. первого, второго коммутаторов и выходы элементов И второй группы подключены к соответствующим входам второго преобразователя кодов частичных произведений в двухрядный код, выходы которого подключены к одноименным входам выходных регистров второй группы, выходы элементов И первой группы соединены с входами первого преобразователя кодов частичных произведений в двухрядный код, выходы которого соединены с одноименными входами выходных регистров первой группы, выхоДы выходных регистров первой и второй групп соединены с одноименными входами первой группы входов первого и второго выходных коммутаторов соответственно, выходы первой группы выходов второго выходного коммутатора подключены к одноименным входам сумматора, выходы второй груп» пы выходов этого коммутатора подключены к одноименным входам входных ре гистров второй группы, выходы третьей группы — к одноименным входам входных регистров третьей "группы, выходы первой группы выходов сумматора соединены с одноименными входами регистра результата, выходы которого подключены к шине результата устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства, путем выполнения им операций сложения, вычитания, умножения и деления, оно содержит блок управления, преобразователь двухрядного кода в дополнительный двухрядный код, преобразователь двоичного кода в дополнительный код, четвертый регистр, тре» тий коммутатор, причем выходы четвертой группы выходов второго выходного коммутатора соединены с одноименными входами преобразователя двухряд» ного кода в дополнительный двухрядный код, выходы которого соединены с одноименными входами входных регистров второй группы, входы первой группы входов третьего коммутатора подключены к соответствующим выходам четвертого регистра, входы которого подключены к одноименньй выходам первой группы выходов сумматора, выходю третьего коммутатора подключены к одноименным входам преобразователя двоичного кода в дополнительный код, выходы которой соединены с одноименными входами регистра адреса микрокоманд, восьмой выход постоянной па-. мяти является первым выходом блока управления, выходы постоянной памяти с девятого по пятнадцатый образуют первую группу выходов, с шестнадцатого по восемнадцатый - вторую группу выходов блока управления, с деО вятнадцатого по двадцать .первый вы,,ходы постоянной памяти соединены с входами регистра адреса констант, выходы которого и двадцать второй выход постоянной памяти образуют тре5 тью группу выходов блока управления, пятнадцатый выход постоянной памяти и ее выходы с двадцать третьего по двадцать седьмой образуют четвертую группу выходов блока управления, вы- л ходы с двадцать восьмого по тридцать первый постоянной памяти - пятую группу выходов блока управления, тридцать второй выход постоянной памяти является вторым выходом блока

25 управления, тридцать третий, тридцать четвертый и тридцать пяТый выходы постоянной памяти соединены соответственно с входами третьего, второго и первого элементов задержки, входы регистра кода операции и регистра адреса микрокоманд образуют первую группу входов блока управления, первый вход блока управления соединен с вторым входом элемента

ИЛИ, второй вход блока управленияс вторыми входами элемента равнозначности и-элемента неравнозначности, с выходом третьего элемента НЕ, с вторым входом пятого элемента И и первым входом третьего трехвходового элемента И, третий вход блока управления " с первыми входами элемен1 та равнозначности и элемента неравнозначности, четвертый - с входом второго элемента НЕ и с третьим входом третьего трехвходового элемента И, выход первого элемента задержки соединен с первым входом элемента ИЛИ, выход которого подключен к второму входу постоянной памяти, выход вто- рого элемента задержки, соединен с первым входом первого элемента И, вы-ход которого подключен к первому управляющему входу регистра адреса микрокоманд, выход третьего элемента

55 задержки соединен с вторый входом первого трехвходового элемента И, выход которого подключен к второму управляющему входу регистра адреса мик35

21 993270 выходы которого подключены к соответствующим входам регистра резуль.тата, первая входная шина устройства соединена с входами второй группы входов входного коммутатора, вторая.входная шина устройства - с вхо" дами четвертой группы входов входного коммутатора, третья входная шина устройства. соединена с первой группой входов блока управления, чет- 1 вертая входная шина устройства - с первым входом блока управления, йятая. входная шина .устройства - с которым входом блока управления, шестая входная шина устройства -.с третьим входом блока управления, первый выход сумматора подключен к четвертому входу блока управления, первый выход блока управления подключен к второму входу первого выходного коммутатора,второй выход блока управления подключен к второму входу третьего - коммутатора, выходы первой группы выходов блока управления соответственно соединены с входами первой груп пы входов первого коммутатора, выходы второй группы выходов блока . управления соединены соответственно .с входами первой группы входов входного коммутатора, выходы третьей группы выходов блока управления псдключены к одноименным входам блока памяти, выходы четвертой группы выходов блока управления соединены с одноименными входами первой группы входов второго коммутатора, выходы j пятой группы выходов блока управления соответственно соединены с входами первой группы входов второго выходного коммутатора. . 2 ° Устройство по и. 1, о т л и— ч а ю щ .е е с я, тем, что блок управления содержит регистр адреса констант, постоянную память, группу элементов задержки, .регистр адреса

:микрокоманд, регистр кода операции", дешифратор, первый, второй и третий (элементы задержки, элемент ИЛИ-НЕ элеэлемент равнозначности, элемент неравнозначности,. пять элементов .И,, три элемента НЕ,три трехвходовых элемен та И,элемент ИЛИ,триггер знака результата, причем выходы регистра адреса мик рокоманд соединены с одноименными входами первой группы входов постоянной памяти, первые семь выходов постоянной памяти образуют адресную группу и соответственно соединены с входами группы элементов задержки,: вокоманд, выход элемента неравнозначности соединен с первым входом второго элемента И и с вторым входом четвертого элемента И, выход элемента равнозначности соединен с первым вхо-. дом третьего элемента И, выходы второго и третьего элементов И соединены соответственно с первым и вторым входами элемента ИЛИ-НЕ, выход которого подключен к второму входу пер- 10 вого элемента И,к первому входу первого трехвходового элемента И,к входу первого элемента НЕ, к второму входу второго трехвходового элемента И и к второму входу третьего трехвходового элемента И, выход второго элемента

НЕ соединен с третьими входами первого и второго трехвходовых элементов ,И, выходы регистра кода операций сое.динены с соответствующими входами де- 20 шифратора, первый выход дешифратора соединен с вторым входом третьего

О 24 элемента И второй выход дешифратораI с вторым входом второго элемента И, третий выход дешифратора - с первым входом четвертого элемента.И, выходы четвертого, пятого элементов И, второго и третьего трехвходовыхэлементов

И соединены с входом триггера знака результата, выход первого элемента

НЕ соединен с первым входом пятого элемента И, выход третьего элемента

НЕ соединен с первым входом второго трехвходового элемента И.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельсство СССР

1т 474811, кл. G 06 F 15/31, 1973 °

2. Авторское свидетельство СССР

616633, кл. G 06 F 15/31 1977.

3. Авторское свидетельство СССР йо заявке N 2875340/ 18-24, кл. G 06 F 15/31, 1980 (прототип).

Составитель Н. Захаревич

Техред И,Коштура Корректор А, ференц

РеДактоР Ц.Петраш филиал ППП "Патент", r. Ужгород, ул, Проектная, 4

Заказ 480/66 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035 Москва, Ж-35, Раушскал наб., д. 4/5