Вычислительное устройство

 

ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, ;содержащее регистры первого и второ|го операндов,первый,второй и третий .блоки памяти,преобразователь прямого кода в дополнительный, сумматор, регистр результата, причем разрядные выходы регистра первого операнда .соединены с адресными входами первого блока памяти, разрядные выходы ;регистра второго операнда соединены с адресными входами второго блока памяти,.управляющий вход преобразователя прямого кода в дополнительный соединен с входом задания режима :умножения елиделения устройства, iразрядные выходы сумматора соединены с адресными входами третьего блока памяти, информационные выходы которого соединены о разрядными входами регистра результата о т ч а ющ е е с я тем, что, с целью расширения класса решаемых задач за . счет получения возможности, помимо выполнения операций умножения и деления , выполнения операций возведения в степень-и извлечение корня, в него дополнительно введены два сдвигателя, группа элементов И, причем вход показателя степени первого операнда устройства соединен с управляющим входом первого сдвигателя, информационные входы которого соединены с информационными выходами ;первого блока памяти,.разрядные выходы первого сдвигателя соединены с входами первого слагаемого сукматора , вход ,показателя степени втос рого операнда устройства соединен с управляющим входом второго сдвигателя , информационные входы которого соединены с информационными выходами второго блока памяти,разрядные выхо ды второго сдвигателя соединены с разрядными входами преобразователя 2 прямого кода в дополнительный, вход управления возведением в степень устройства соединен с первыми входами элементов И группы, вторые входы которых соединены соответственно с раарядньаяс выходами преобразова00 теля прямого кода в дополнительный, выходы элементов И группы соединены соответственно с разрядными входами второго слагаемого сумматора, со ел

„„SU„„.1080135 А

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

3(51) G 06 F 7 38

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР .

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3544234/18-24 (22) 12.01.83 (46) 15.03.84. Бюл. 9 10 (72) В.Р.Нечаев и С.A.Âoëoùåíêî (53) 821.325(088.8) (56) 1 ° Авторское свидетельство СССР .по заявке 9 3240742/24,,кл. G 06 F 7/552, 1980.

2. Авторское свидетельство СССР 9 824206, кл. G 06 F 7/52, 1978 (прототип)..(54) (57) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО содержащее регистры первого и второ;ro операндов, первый, второй и третий

;блоки памяти, преобразователь прямого кода в дополнительный, сумматор.,,регистр результата, причем разрядные выходы регистра первого операнда .соединены с адресными входами первого блока памяти, разрядные выходы регистра второго операнда соединены с адресными входами второго блока памяти, управляющий вход преобразователя прямого кода в дополнитель« .ный соединен с входом задания режима

:умножения или деления устройства, :разрядные выходы сумматора соединены с адресными входами третьего блока

:памяти, информационные. выходы которого соединены с разряднымй входами регистра результата о т л и ч а ющ е е с.я .тем, что, с .целью расшнрения класса решаемых задач за .— счет получения возможности, помимо выполнения операций умножения и деления, выполнения операций возведения в степень.и извлечение корня, в него дополнительно введены два сдвнгателя, грунпа элементов И, причем вход показателя степени первого операнда устройства соединен с управляющим входом первого сдвигателя, информационные входы которого соедИиены с информационными выходами первого блока памяти,,разрядные. выходы первого сдвигателя соединены с входами первого слагаемого сумматора, вход,показателя степени. вто:рого операнда устройства соединен с Я управляющим входом второго сдвига теля,информационные входы которого g+ соединены с информационными выходами второго блока памятн.,разрядные выхо- С :ды второго сдвигателя соединены с разрядными входами преобразователя прямого кода в дополнительный, вход управления возведением в степень устройства соединен с первыми входами элементов И группы, вторые входы которых соединены соответственно

:с разрядньэя выходами преобразователя прямого кода в дополнительный, выходы элементов И группы соединены () соответственно с разрядными входами второго слагаемого сумматора, 1080135

Изобретение относится к вычислительной технике и может быть использовано для ускоренного выполнения операций умножения, деления, возведения в степень и извлечения корня в быстродействующих специализиро- ванных и универсальных машинах;

Известно матричное устройство для

-возведения в квадрат, извлечения квадратного корня и умножения cof держащее две вычислительные матрицы . группу коммутаторов записи и считывания сумматоры результата и промежуточных результатов (13.

Недостатком данного устройства является сложность его реализации, так как это устройство использует матричный принцип вычисления. С ростом разрядности операндов объем аппаратурных затрат существенно возрастает.

Известно умножительное устройство, позволяющее выполнять операции умножения и деления и содержащее регистры первого и второго операндов регистр результата, блоки памяти,,сумматоры и коммутаторы, причем выходы старшей и младшей частей регистра первого операнда соединены со входом соОтветственно первого и второго блоков памяти, выходы старшей и младшей частей регистра второго операнда соединены со входами соответственно третьего и четвертого блоков памяти, входы первого сумматора соединены с выходами первого и второго коммутаторов, а выход — co входом регистра результата, входы второго сумматора подключены к выходам третьего и четвертого коммутаторов, выходы первого блока памяти соединены с первыми входами первого и третьего коммутаторов, выход второго блока памяти соединен со вторым входом четвертого коммутатора, выход четвертого блока памяти соединен со вторым входом четвертого коммутатора. устройство, кроме того, содержит три блока памяти, буферные регистры, сдвигатели, преобразователи прямого кода в дополнительный; многоразрядный ключ и блок переключения режимов, причем выход первого сумматора соединен со входом пятого блока памяти, выход которого подключен ко входу первого сдвигателя, выход которого соединен с первым входом второго коммутатора, выход первого сумматора соединен со входом второго сдвигателя, выход которого подключен ко входу первого буферного регистра, выход младшей части которого соединен со входом .шестого блока памяти, выход которого, подключен ко второму входу второго коммутатора, выход второго сумматора соединен со входом второго буфер ного регистра, выход которого соединен со входом седьмого блока памяти, выход которого подключен ко вхо-

Ду третьего сдвигателя, выход которого подключен ко входу третьего бу5 ферного регистра, выход которого соединен со входом первого преобразователя прямого кода в дополнительный, выход которого подключен ко второму входу третьего коммутатора, выход второго сумматора сое10 динен со входом четвертого буферного регистра, выход которого соединен с третьим входом четвертого коммутатора, выход третьего сдвигателя соединен со входом четвертого буфер15 ного регистра, выход пятого блока памяти соединен со входом пятого буферного регистра, выход которого подключен ко второму входу первого коммутатора, выход третьего блока О памяти соединен со входом второго преобразователя прямого кода в дополнительный,выход которого подключен к третьему входу второго коммутатора,. третьему входу третьего коммутатора, 5 и с информационным входом многоразрядного ключа, выход которого соединен с четвертым входом третьего коммутатора, выходы старшей и младшей частей буферного регистра сое30

0 динены с третьим и четвертым входами первого коммутатора, выход второго буферного регистра соединен с четвертым входом второго коммутатора, управляющие входы преобразователей прямого кода в дополнительный

З5 и многоразрядного ключа подключены

/к выходу блока переключения режимов f23.

S0

55 бО

Недостатком такого устройства является невозможность выполнения операций возведения в степень и извлечения корня.

Цель изобретения †. расширение класса задач за счет получения возможности, помимо выполнения операций умножения и деления, выполнения операции возведения в степень и из влечения корня.

Поставленная цель достигается тем, что вычислительное устройство, содержащее регистры первого и второго операндов, три блока памяти, преобразователь прямого кода в дополнительный, сумматор, регистр результата, причем разрядные выходы регистра первого операнда соединены с адресными входами первого блока памяти, разрядные выходы регистра второго операнда соединены с адресными входами второго блока памяти, управляющий вход преобразователя прямого кода в дополнительный соединен с входом задания режима умножения или деления устройства, разрядные выходы сумматора соединены с адресными входами третьего

1080135

Ма= 0 =0 или

Примечание

0.0

0

16 блока памяти, информационные выходы которого соединены с разрядными входами регистра результата, дополнительно содержит два сдвигателя, группу элементов И, причем вход показателя степени первого операнда устройства соединен с управляющим входом первого сдвигателя, информационные входы которого соединены с информационными входами первого .блока памяти, разрядные выходы первого сдвигателя -соединены с входами первого слагаемого сумматора, вход показателя степени второго операнда

1 устройства;,соединен с управляющим входом второго сдвигателя, информационные входы которого соединены с информационными выходами второго блока памяти, разрядные выходы второго сдвигателя соединены с разрядными входами преобразователя прямо- го кода в дополнительный, вход управления возведением в степень устройства соединен ; с первыми входа ми элементов И группы, вторые входы которых соединены соответственно с разрядными выходами преобразователя прямого кода в дополнительный, выходы элементов И группы соединены соответственно с разрядными входами второго слагаемого сумматора. .Вычисления в множительном устройстве производятся на основе соотно .шения » 2 2 )„,) иначе можно, С ) t . записать е

2" "+ (1(2 Ио у (2) где f q + 1, fz = О, 1, что эквивалентно выражению (1) при (= f f

Откуда следует, что при = 1 производится умножение. а при я = - 1 деление х на у . В частности, к

1О " " производится, соответственно, умножение (f = 1) и деление (ф = вЂ,1 ) х на. у. При f 0 и к) 0 произво,15 дится возведение х в степень 2, а при k < 0 извлечение из х корня степени 2 ").

Сделав подстановку в выражение (2) х = у = Ч, получим 0 meo V

lh р5 2=ч где )а= 2 + f,2 к 6

Таким образом, возведение в степень

30 tn производится путем подачи на оба, входа устройства операнда Ч и под:,бора сбответствующих значений :%, В таблице приведены эначенйя Й, .3 $ для некоторых, .значений m .

Величина -8 безразлична

Величина 4 безразлична

Величина <6 безразлична

Величина 4" безразлична

1080135

2 ЕОФ2Х+г ЬФ23

К е

2"-2

30 или г" ге

Z=X

45 г Е Х-2 0og y е

2=2 с

50 или

65 или

На чертеже представлена структурная схема множительного устройства.

Устройство содержит регистр 1 первого и регистр 2 второго операндов, причем выход регистра 1 соединен со входом блока памяти 3, а выход регистра 2 соединен со входом блока 4 памяти, сдвигатели 5 и б, причем выход блока 3 соединен с информационным входом сдвигателя 5, а выход блока 4 соединен с информационным входом сдвигателя б, преобразователь прямого кода в дополнительный 7, вход управления возведением в степень 8, вход задания режима умножения или деления 9, вход показателя степени первого и второ- . го операндов 10 и 11 соответственно, группу элементов И 12, сумматор 13, блок памяти 14 и регистр результата

15.

В предлагаемом устройстве первый операнд хранится в регистре 1, второй — в регистре 2. Для хранения таблиц значений Еоф2 х и Еоф2 у используются, соответственно, блоки

3 и 4 памяти, блок 14 .памяти используется для табличных преобразований потенцирования Ео - я . Сдвигатель 5 используется для сдвига кода

Ео .г х в зависимости от управляющего кода к, влево на разрядов при

k О или вправо на (Rl разрядов при

k(О. Сдвигатель 6 используется для сдвига кода Pop 2 у, в э ависимости от управляющего кода Е, влево на разрядов при Е > 0 или вправо на (Ц разрядов при Е < О. Преобразователь . в дополнительный код 7, в зависимос- ти от управляющего кода ф либо преобразует код, поступающий с выхо.да сдвигателя 6, в дополнительный при („ = - 1, либо передает код с выхода сдвигателя б на информационный вход блока 12 без изменений при

1. Блок элементов И 12 в зависимости от управляющего кода либо подает нулевой код на второй вход. сумматора 13 при j = О либо передает беэ изменения код с выхода преобразователя 7 на второй вход сумматора 13 при (г = 1.

Вычисления в устройстве производятся в один такт следующйм образом.

В режиме умножения первый операнд х с регистра 1 поступает на вход блока З,сгде производится логарифмирование, и код числа ее -2 х поступает на вход сдвигателя 5, второй операнд у с регистра 2 поступает на вход блока 4, где производится логарифмирование, и код числа Ео у поступает на вход сдвигателя б. На сдвигателе 5 производится сдвиг влево на k разрядов кода Roy> х при подаче на управляющий вход сдвига-, теля 5 кода 1с О или вправо на (4cf разрядов при подаче на управляющий вход сдвигателя 5 кода k < О, Таким образом, с выхода сдвигателя 5 на первый вход сумматора 13 поступает коД 2 Ео г х. На сДвигателе 6 пРоЖ изводится сдвиг влево на Р разрядов кода Ео 2 у при подаче на управляющий вход сдвигателя 6 кода Е ) О или вправо на (k ) разрядов при пода10 че на управляющий вход сдвигателя

6 кода Е < О. Таким образом,с выхода сдвигателя б на вход преобразователя 7 подается код 2Е Ео у. ъ2

На управляющий вход преобразователя

7 подается код „ = 1, а на управляющий вход блока 12 код = 1, поэтому преобразователь 7 и блок 12 со своего входа на выход передают код без изменения. Таким образом, на второй вход сумматора 13 подает20 ся код 2 Ео 2 у, на выходе сумма» е тора 13 образуется сумма 2 Ео х+

+ 2 Ео г у, которая поступает на е вход блока памяти 14, где производится потенцирование. Таким обра25 зом, в конце такта в регистр результата 15 заносится величина с

В режиме деления устройство рабо тает аналогично, но на управляющий вход преобразователя 7 поступает код („= -1, а на управляющий вход блока элементов И 12 - код = 1,,следовательно, в преобразователе 7 осуществляется преобразование кода

2Е Ео у в дополнительный код, которы9 проходит беэ изменения через блок элементов И 12 и поступает на второй вход сумматора 13, на выходе которого образуется разность

2 Ео х — 2 Ео у. После потенцированйя в блоке Е4 в регистр результата 15 заносится величина г"

Х

2 =— у2 е

В режиме извлечения корня работа устройства аналогична работе в режи— ме умножения. но операнд хранится в регистре 1, на управляющий вход блока 12 поступает код 2= О, на управляющий вход сдвигателя 5 посту-.. пает код . k с О. После потенцирования. в блоке 14 в регистр 15 заносится величина

2 ЕО 2 Х

z< 2

1080135

Составитель А.Казанский

Редактор С.Тимохина. Техред Л.Мартяшова Корректор .Зимокосов

Заказ 1338/48 Тираж 699 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений.и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

В режиме возведения в степень работа устройства аналогична работе в режиме умножения; но операнд хранится в обоих регистрах 1 и 2, ве° r =,, бираются иэ таблицы для требуемого значения показателя степени :m..

После потенцирования в блоке 14 в регистр 15 заносится величина

2Ч

Таким образом, предлагаемое уст-, ройство обладает расширенными функ цнональными воэможностями по сравнению с прототипом.

Введение двух сдвнгателей, блока элементов H и соответствующих связей между блоками позволяет осущест.вить вычисления по формуле (1), что существенно расширяет функциональные возможности множительного устройства bio сравнению с прототипом.