Устройство для извлечения квадратного корня

 

УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ. КВАДРАТНОГО КОРПЯ, содержащее сумматор , отличающееся тем, что, с целью повышения быстродействия, в него введены два коммутатора, регистр и делитель, выход которого соединен с входом первого слагаемого сумматора, вход второго слагаемого которого соединен с выходом регистра и первым информационным входом первого коммутатора, выход которого соединен с первым информационным входом второго коммутатора, второй информационный вход которого соединен с входом задания подкоренного числа устройства и входом делимого делителя, вход делителя которого соединен с выходом первого коммутатора , выход второго коммутатора соединен с входом регистра, второй информационный вход первого коммутатора соединен с выходом сумматора, управляющие входы первого и второго коммутаторов соединены с шиной пуска (Л устройства.

СОЮЗ, СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

09) (1I) р(д) G 06 F 7/552

ОПИСАНИЕ ИЗОБРЕТЕНИЯ "" " н дивта сномм свидвтвльствы

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3432835/18-24 (22) 04.05.82 (46) 30.04.84. Бюл. У 16 (72) О.M. Грубрина, В.В. Казаков и В.В. Куликов (53) 681.325(088.8) (56) 1.Авторское свидетельство СССР

Ф 857981, кл. G 06 F 7/552, 1979 ..

2. Авторское свидетельство СССР

N - 842805, кл. С 06 F 7/552, 1979 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ.

КВАДРАТНОГО КОРПЯ, содержащее сумматор, отличающееся тем, что, с целью повышения быстродействия, в него введены два коммутатора, ре-. гистр и делитель, выход которого соединен с входом первого слагаемого сумматора, вход второго слагаемого которого соединен с выходом регистра и первым информационным входом первого коммутатора, выход которого соединен с первым информационным входом второго коммутатора, второй информационный вход которого соединен с входом задания подкоренного числа устройства и входом делимого делителя, вход делителя которого соединен с выходом первого коммутатора, выход второго коммутатора соединен с входом регистра, второй информационный вход первого коммутатора соединен с выходом сумматора, управляющие входы первого и второго коммутаторов соединены с шиной пуска устройства.

1089578

Погр ешность преобразования,Х

Приближенное

Точное значение

Входное значение М число N й1=1

3 7=2,6458

18=2,8284

1- 7 15

43Х

29%

8 2

3Я=3. 8730

116 4 32=5,6569

В55= 7, 4161

f64.-=8 1 28=11, 3137 199=14, 1067 255=15, 9688

48%

9-15 2, 16 4

0Х

32 4

48 — 55 4

64 8

128 8

192-199 8

255 14

29Х

46Х

29%

43Х

12%

Изобретение относится к вычисли- 1 тельной технике и может быть использовано в узлах, где необходимо.с заданной точностью вычислять квадратный корень из исходного числа. 5

Известно устройство, содержащее матрицу одноразрядных сумматоров, сумматор по модулю 2, элементы ИЛИ, элементы МЕ, дополнительные сумматор и элементы И Г12.

Недостатком данного устройства являются большие аппаратурные затраты.

Наиболее близким по технической сущности к предлагаемому является устройство, содержащее регистр операнда, сумматор-вычислитель, регистр результата, триггер, выходы регистра операнда .соединены с входами первого слагаемого сумматора-вычислителя, с входами второго слагаемого которого .соединены выходы регистра результата, выход сумматора-вычислителя соединен с входами регистра операнда 2 j.

Недостатком данного устройства 25 является низкое быстродействие, которое приводит к большому времени вычисления при большом количестве вер-! ных цифр результата.

Цель изобретения — повьппение быст- 30 родействия.

Поставленная цель достигается тем, что в устройство для извлечения квадратичного корня, содержащее сумматор, дополнительно введены два коммутатора, регистр и делитель, выход которого соединен с входом первого слагаемого сумматора, вход второго слагаемого которого соединен с выходом регистра и первым информаци- 40 ониым входом первого коммутатора, выход которого соединен с первым

Э информационным входом второго коммутатора, второй информационный вход которого соединен с входом задания 4 подкоренного числа устройства и вхо-, дом делимого делителя, вход делителя которого соединен с выходом первого коммутатора, выход второго коммутатора соединен с входом регистра, вто-50 рой информационный вход первого коммутатора соединен с выходом сумма. тора, управляющие входы первого и второго коммутаторов соединены с шиной пуска устройства.

На фиг. 1 приведена блок-схема устройства; на фиг. 2 — одна из схем конкретной реализации, коммутатора.

Устройство на фиг. 1 содержит вто" рой коммутатор 1, регистр 2, сумматор 3, первый коммутатор 4, делитель 5.

Коммутатор 1 (фиг. 2) содержит элементы ИЛИ 6 и 7, элемент И 8, инвертор 9, коммутатор 10.

Устройство работает. следующим образом.

В исходном состоянии содержимое регистра и делителя равно нулю. Подкоренное число поступает на второй вход коммутатора 1 и на вход делимого делителя 5. В коммутаторе 1 осуществляется первое приближенное вычисление корня. Реализация коммутатора 1 зависит от того, как точно необходимо вычислить первое приближенное значение корня. Работа коммутатора

4 сводится к коммутации сдвинутого на п разрядов входного числа, и зависит от величины исходного числа.

Конкретная реализация одного из вариантов коммутатора 1 для чисел от 1 до 255 приведена на фиг. 2.

В таблице приведены некоторые значения входного числа Й, приближенные значения корня М и погрешность преобразования

Во всех остальных случаях для входных чисел 1 255 погрешность преобра зования первого приближенного значения корня не превьппает 50Х.

1090578 значение корня. Затем подкоренное выражение делится на первое приближенное значение корня. Первая итерация закончена.

Пример.

T итерация

1) 86: 10,75=8,00

1Х итерация

Двоичный код

01010110е 01010 1100000=01000 0000000

1) 01000,0000000

010109 1100000

10010 1100000

10010 11000003010 000=01001 0110000

2) 01010, 110: 01001, 0110000=01001, 0010! 10

1) 8,00+10э75 — 9 3 5

1) 86: 9,375=9, 173

111 итерация

1) = 9,274 1) 01001,0110000

9,375+9 173

01001,0010 f 10

10010, 10001 f 0

10010, 1000110: 010, 000=0100160100011 (9,274)

2) 01010110:01001,0100011=1001,0100011 (9,274) 2) 86: 9, 274=9, 274

В зависимости от требований, предъявляемых к устройству, можно применять различные схемы анализатора.

Первоначально приближенное значение корня по сигналу "Пуск" через коммутатор поступает на вход регистра 2 и записывается в него. После окончания сигнала "Пуск" коммутатор переключается и разрешает прохожде-. 10 ние числа с выхода коммутатора 4 на вход регистра 2.

Во время первой итерации в регистр

2 записывается первое приближенное !

Для десятичного кода, начиная со е второй итерации, на выходе делителя вычисляются две верные цифры. С каждой новой итерацией число верных цифр удваивается.

Таким образом, точность вычисления квадратичного корня, определяется числом разрядов всех узлов уст- 45 ройства и количеством интераций,т.е. чем болвше разрядная сетка устройства или больше количество итераций,тем точ. нее вычисляется подкоренное выражение.

Зо время второй и последующих итераций на сумматоре 3 вычисляется среднее арифметическое частного и приближенного значения корня. Среднее арифметическое (делитель) подается на вход делителя 5 и через коммутатор 1 на вход регистра 2.

По сравнению с прототипом предлагаемое устройство позволяет повысить быстродействие более чем в 3 раза, т.е. для получения шестнадцати верных цифр прототипу необходимо 16 тактов, а предлагаемому устройству требуется 5 тактов, причем такты по времени выполнения в обоих устройствах совпадают. С ростом числа верхних цифр результата преимущест во изобретения становится все борее

Ощутимым °

1089578

Составитель А.Казанский

Техред Ж.Кастелевич Корректор М. Шароши

Редактор M. Янович

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Заказ 2936/46 Тираж 699 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и окрытий

113035, Москва, Ж-35, Раушская наб., д. 4/5