Устройство для записи информации в матричный накопитель

 

УСТРОЙСТВО ДЛЯ ЗАПИСИ ИНФОРМАЦИИ В МАТРИЧНЫЙ НАКОПИТЕЛЬ , содержащее первый и второй дешифраторы, выходы которых являются выходами устройства, элементы И, ИЛИ, инверторы, отличающееся тем, что, с целью упрощения устройства, оно содержит коммутаторы , счетчик, регистр, формирователь , причем выходы первой и второй групп первого коммутатора соединены с входами соответственно первого и второго дешифраторов, входы первой группы первого коммутатора являются адресными входами первой группы устройства, входы второй группы. соединены с выходами регистра , а входы третьей -группы - с выходами второго коммутатора, входы группы которого соединены с входами группы третьего коммутатора и являются адресными входами второй группы устройства , выходы третьего коммутатора соединены с выходами группы регистра, один управляющий вход счетчика соединен с выходом формирователя и первым управляющим входом регистра, а другой - с выходом первого элемента ИЛИ, выход счетчика соединен с первым входом элемента И, второй вход которого соединен с выходом первого инвертора, а выход соединен с первым входом второго элемента ИЛИ, выход которого соединен с управляющим входом первого коммутатора, а второй вход соединен с вторым управляющим входом регистра, входом первого элемента ИЛИ и является первым управляющим входом устройства, третий управляющий вход регистра соединен с вторым входом первого элемента ИЛИ и является вторым управляющим входом устройства, вход первого инвертора соединен с треть Q им входом первого элемента ИЛИ, первым (Л управляющим входом второго коммутатора, первым входом третьего элемента ИЛИ и является третьим управляющим входом устройства , вход формирователя соединен с вторым входом третьего элемента ИЛИ, входом второго инвертора и является четвертым управляющим входом устройства, выход второго инвертора соединен с вторым управляющим входом второго коммутатора, выход третьего элемента ИЛИ соединен со с управляющим входом третьего коммутатора , а третий вход третьего элемента ИЛИ со является пятым управляющим входом 4: устройства , информационный вход регистра является адресным входом устройства.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕ

H ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3710937/24-24 (22) 13.03.84 (46) 15.11.85. Бюл. № 42 (71) Отделение Всесоюзного научноисследовательского института электромеханики (72) В. А. Лапшинский (53) 681.327.6 (088.8) (56) Патент США № 4293932, кл. 365/222, опублик. 1981.

Патент США № 4354256, кл. 365/189, опублик. 1982. (54) (57) УСТРОЙСТВО ДЛЯ ЗАПИСИ

ИНФОРМАЦИИ В МАТРИЧНЫЙ НАКОПИТЕЛЬ, содержащее первый и второй дешифраторы, выходы которых являются выходами устройства, элементы И, ИЛИ, инверторы, отличающееся тем, что, с целью упрощения устройства, оно содержит коммутаторы, счетчик, регистр, формирователь, причем выходы первой и второй групп первого коммутатора соединены с входами соответственно первого и второго дешифраторов, входы первой группы первого коммутатора являются адресными входами первой группы устройства, входы второй группы. соединены с выходами регистра, а входы третьей группы — с выходами второго коммутатора, входы группы которого соединены с входами группы третьего коммутатора и являются адресными входами второй группы устройства, выходы третьего коммутатора соединены с выходами группы регистра, один уп„„SU 1191941 А равляющий вход счетчика соединен с выходом формирователя и первым управляющим входом регистра, а другой — с выходом первого элемента ИЛИ, выход счетчика соединен с первым входом элемента И, второй вход которого соединен с выходом первого инвертора, а выход соединен с первым входом второго элемента ИЛИ, выход которого соединен с управляющим входом первого коммутатора, а второй вход соединен с вторым управляющим входом регистра, входом первого элемента ИЛИ и является первым управляющим входом устройства, третий управляющий вход регистра соединен с вторым входом первого элемента ИЛИ и является вторым управляющим входом устройства, вход первого инвертора соединен с треть- Q им входом первого элемента ИЛИ, первым управляющим входом второго коммутатора, первым входом третьего элемента ИЛИ и является третьим управляющим входом уст- С„ ройства, вход формирователя соединен с вторым входом третьего элемента ИЛИ, вхо- Я дом второго инвертора и является четвертым управляющим входом устройства, выход второго инвертора соединен с вторым фь управляющим входом второго коммутатора, >, выход третьего элемента ИЛИ соединен с управляющим входом третьего коммутатора, а третий вход третьего элемента ИЛИ является пятым управляющим входом Я, ) устройства, информационный вход регистра Д является адресным входом устройства.

1191941

Входы, соединенные с «О»

Способ ввода Функциональ- Входы,соедиадреса ные входы ненные с «1»

Олнотактный А,,А, ВК

А(), ВТА, РР, THi, ТИ

Двухтактный А,,ВК, ТИ Ао, РР, THi А„, ВТА

Ао, Ар, ВТА,PP

Многотактный Ао, ВК, THi

ТИ

Изобретение относится к запоминаю цим устройствам и может быть использовано при создании полупроводниковых больших интегральных схем памяти (БИС памя1и).

Цель изобретения — упрощение устройства.

На фиг. 1 представлена функциональная схема устройства; на фиг. 2 — 4 — функциональные схемы устройства в случаях олнотактного, двухтактного и многотактного ввода адреса; на фиг. 5 — пример функциональной схемы БИС памяти с персстраиваемой организацией.

Устройство для записи информации в матричный накопитель содержит первый

1 и второй 2 дешифраторы, выходы 3 коi орых являются выходами устройства, ервый 4, второй 5, третий 6 коммутаторы„ регистр 7, счетчик 8, формирователь 9, элемент И 10, первый 11, второй 12 и третий 3 элементы ИЛИ, первый 14 и второй

Сигналом «О», поступающим на вход устройства ВК, инициируется режим ввода адреса. При этом на выходе формировагеля 9 генерируется сигнал установки в исходное состояние регистра 7 и счетчика 8.

При однотактном вводе адрес разряда поступает на группу вторых входов коммутатора 4 с входов устройства А (фиг. 2), а адрес слова с входов устройства Ас через коммутатор 5 — на группу первых входов коммутатора 4. С выходов коммутатора 4 адрес подается через словарный и разрядный 2 дешифраторы на входы блока памяти 25.

Устройство обеспечивает максимальное быстродействие при вводе адреса.

При двухтактном вводе адреса (фиг. 3) сначала вводится адрес слова в m одних разрядов регистра 7 с группы первых выходов коммутатора 6. Во втором такте по синхронизирующему сигналч «О» на входе устройства ТИ2 адрес слова записывается в rn других разрядах регистров 7 с группы вторых выходов коммутатора 6. С выходов регистра 7 полный адрес поступает на группы третьих и четвертых входов коммутатора 4.

15 инверторы. Кроме того, введены следующие обозначения: 16, 17 и 18 — адресный

Ао, словарные А, и разрядные Ар входы устройства; 19 и 20 — первый THi и второй

ТИ тактовые входы устройства; 21, 22 и

23 — первый РР, второй ВТА и третий ВК управляющие входы устройства.

БИС памяти 24 (фиг. 5) содержит устройство 1 для записи информации в матричный накопитель, блок 25 памяти, блок 26

1Р для ввода-вывода данных. Кроме того, на фиг. 5 обозначены: BP — вход выбора разрядности БИС; Вх./Вых. — входы-выходы для многоразрядного ввода-вывода; Вх.о, Вых. — вход и выход для одноразряд15 ного ввода-вывода.

Устройство функционирует следующим образом.

В зависимости от требуемой тактности ввода адреса на входы устройства необходимо подать сигналы, представленные в таблице.

Устройство обеспечивает уменьшение числа входов для ввода адреса вдвое при достаточно высоком быстродействии.

При многотактном вводе адреса (фиг. 4) полный адрес последовательно за 2m тактов записывается в регистр 7 через вход

4р устройства Ао. Синхронизация записи адреса осуществляется с помощью тактовых сигналов на входе устройства TNi. Одновременно выполняется счет числа тактовых импульсов счетчиком 8. Когда это число оказывается равным 2m, на выходе

45 элемента ИЛИ 12 формируется сигнал

«1». При этом подача адресных и тактовых сигналов должна прекратиться. Адрес с выходов регистра 7 подается на входы коммутатора 4.

Устройство обеспечивает уменьшение чиСла входов в несколько раз.

Предложенное устройство для ввода адреса наиболее предпочтительно применять в БИС памяти с перестраиваемой организацией, что позволяет использовать различные модификации устройства.

БИС памяти с перестраиваемой организацией функционирует, например, следующим образом (фиг. 5).

1 191941

16

Г2

В известной БИС памяти возможна реализация одноразрядного либо многоразрядного ввода-вывода данных. Для одноразрядной организации управляющий вход BP БИС памяти соединяется, например, с входом «Источник литания» (сигнал «I»), а для многоразрядной — с входом «Земля» (сигнал «0»).

Введение предложенного устройства для ввода адреса в состав известной БИС памяти позволяет реализовать следующие модификации БИС: одноразрядную с однотактным вводом адреса; одноразрядную с многотактным вводом адреса либо аналогичные по вводу адреса, но многоразрядные модификации.

Для перестроения организации БИС памяти необходимо подать на ее входы сигналы в соответствии с таблицей для устройства и необходимый сигнал на вход BP.

Технологически модификация БИС памяти может быть выполнена несколькими способами. Например, на этапе производства устройства соединение управляющих входов БИС памяти с входами «Источник питания» и «Земля» выполняется путем нанесения необходимых металлизированных соединений, на этапе сборки БИС путем соединения необходимых контактных площадок с входами «Источник питания» и «Земля», Модификацию БИС памяти с многоразрядным вводом-выводом данных и одно10 тактным вводом адреса целесообразно применять в ЗУ небольшого объема и с повышенным быстродействием, например в сверхоперативных ЗУ. Применение одноразрядных БИС памяти с двухтактным вводом адреса позволяет создавать, например, оперативные ЗУ большой емкости. А одноразрядная модификация с многотактным вводом адреса или модификации с многотактным вводом адреса, или модификации с минимальным числом входов может найти применение при создании внешних ЗУ. Другие модификации БИС памяти целесообразно использовать в ЗУ с помежуточными характеристиками.

1191941

8К

1 г-иг. 5

Аа

Ас

ТИ

ТИ, jyxo

Юанях. о

//К PP ЯД 8Р Юх Рых. фиг, 5 фиг. 4Редактор М. Дылын

Заказ 7158/47

Соста в ител ь Г. Бородин

Техред И. Верес Корректор Е. Рошко

Тираж 583 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4