Устройство для контроля логических блоков

 

Изобретение относится к области автоматики и вычислительной техники и может быть использовано: для тестового контроля логических блоков. Цель изобретения обеспечение контроля в динамическом режиме. Устройство содержит блок ввода, блок памяти тестов, п ячеек формирования входных воздействий, блок управления, который синхронизирует по времени п ячеек формирования входных воздействий (где п - число входов-выходов контролируемого логического блока), запускает и останавливает блок ввода. В зависимости от информации поля управления блока памяти тестов происходит разделение контрольных вьгоодов логического блока на входные и выходные . Причем возможен контроль в статическом режиме тех контактов, которые не проверялись в динамическом режиме. Выходная реакция логического блока записьшается в регистр, а с него попадает на блок индикации. 2 ил. i (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

09) (И) (5р 4 G 06 Р 11/26

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

f10 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ:"4" :" ""

Н ASTOPCHOMY СВИДЕТЕЛЬСТВУ

"" @А ;@ 4 (21) 3707552/24-24 (22) 29.02.84 (46) 30.04.86. Бюл. М 16 .(72) В.В.Меркуль, В.А.Фомичев, В.И.Фомич и Н.Н.Кузьмин (53) 681.3 (088.8) (56) Авторское свидетельство СССР

В 955072, кл. G 06. F 11/00, 1980.

Авторское свидетельство СССР

В 74о554, кл. G 06 У 15/46, 1977. (54) УСТРОЙСТВО 1Ц1Я КОНТРОЛЯ ЛОГИЧЕСКИХ БЛОКОВ (57) Изобретение относится к области автоматики и вычислительной техники и может быть использовано; для тестового контроля логических блоков.

Цель изобретения — обеспечение контроля в динамическом режиме. Устройство содержит блок ввода, блок памяти тестов, п ячеек формирования входных воздействий, блок управления, который синхронизирует по времени и ячеек формирования входных воздействий ,(где и — число входов-выходов контролируемого логического блока), запускает и останавливает блок ввода.

В зависимости от информации поля управления блока памяти тестов происходит разделение контрольных выводов логического блока на входные и выходные. Причем возможен контроль в статическом режиме тех контактов, которые не проверялись в динамическом режиме. Выходная реакция логического блока записывается в регистр, а с него попадает на блок индикации.

2 ил.

12281

Изобретение относится к вычислительной. технике и автоматике и может использоваться для проверки логических схем цифровых узлов ЭВМ.

Цель изобретения — расширение 5 функциональных воэможностей устройства за счет окончания контроля в динамическом режиме.

На фиг. 1 представлена функциональная схема предлагаемого устройст- 10 ва; на фиг ° 2 — вариант выполнения кодоуправляемого элемента задержки.

Устройство содержит проверяемый логический блок 1, ячейки 2 ... 2„., формирования входных воздействий, 15 элементы И.З и 4, триггеры 5 - 7, элемент ИЛИ 8, элемент 9 равнознач- ности, группу 10 . ° . 10 „ триггеров, блок 11 индикации, блок 12 памяти, дешифратор 13, блок 14 форми- 20 рования временных задержек, счетчик

15 байтов, элемент ИЛИ-НЕ 16, блок

17 управления, элемент ИЛИ 18, элементы 19 и 20 задержки, элементы

И 21 — 23, элементы ИЛИ 24 и 25, вход 26 "Пуск", триггер 27, элементы и 28 — 30, блок 31 синхронизации, генератор 32 тестов.

Элемент задержки содержит мультиплексор 33 и группу элементов 34 задержки, каждый выход которой, имеющий различные времена задержки, подключен к соответствующему информационному. входу мультиплексора 33, адресные входы которых соединены с выходами 35 поля задания времени работы ячеек блока 12 памяти.

Блок 12 памяти построен на регистрах с последовательно-параллельным (по байтовым) занесением информации:.

Занесение байта информации в регист-. ры определяется кодом на адресных вхо" дах блока 12 памяти, которые подключены к разрядным выходам счетчика 15 байтов . Занесение информации по коду 45 адреса реализовано в микросхемах памяти, например в 500РУ415, m байтов регистра адреса являются информационными (m + 1) байт управления, m + 2 байт — байт времени. Выходы 10

F ... F „ 12 памяти соответст4 вуют тестовым выходам блока 12 памяти (соответствует первому разряду первого байта регистра, + и соответствует последнему разряду байта).

Устройство включается в работу подачей сигнала "Пуск" на вход 26 устt I 11 ройства. Пои этом сигнал Пуск че09 2 рез схему ИЛИ 24 устанавливает в единичное состояние триггер 27.. Сигнал с выхода триггера 27 включает генератор 32 тестов и блок 31 синхронизации э

Байты информации с выходов !....8 генератора 28 тестов возбуждают информационные входы блока 12 памяти, синхровход блока 12 памяти и счетный вход счетчика 13 байтов, под управлением сигналов с разрядных выходов счетчика 15 байтов производится последовательное побайтовое заполнение блока 12 памяти.

В устройстве различаются следующие команды: команда определения выходных контрольных точек контролируемого блока 1 (команда 1); команда заполнения блоков 2 формирования сигналов проверки тестовой информации (команда II) команда определения контрольных точек контролируемого блока 1 для проверки динамических характеристик сигналов (команда III); команда окончания тестовой проверки (команда IV).

При установке в поле управления команды 1 (единичный сигнал на выходе 1 дешифратора 13), сигналом переполнения счетчика 15 байтов осуществляется возбуждение элемента И 3 в ячейках 2 формирования входных воздействий и триггеры 6 устанавливаются в состояние, соответствующее коду.на тестовых выходах (FÄ ...F„) блока 12 памяти. Так осуществляется разделение контрольных точек (контактов) контролируемого блока 1 на входные и выходные (входной контакт— состояние "0" триггера 6, выходной контакт — состояние "1" триггера 6) .

В случае установки в поле управления блока 12 памяти кода команды

ТХ, сигналом с выхода переполнения счетчика 15 байтов осуществляется возбуждение элементов И 4 в ячейках

2 формирования входных воздействий.. т.е. осуществляется установка триггеров 5 в положение, соответствующее коду на тестовых выходах блока 12 памяти. Таким образом ячейки 2 формирования входных воздействий подготовлены для возбуждения входных контрольных точек проверяемого блока 1 тестовыми сигналами в соответствии с кодом установленным на триггерах.

В случае установки команды III в поле управления блока 12 памяти, 1228109

45

55 сигналом переполнения счетчика 15 байтов производится возбуждение элемента И 21 в блоке 17 управления, сигнал с выхода элемента И 21, устанавливает по синхровходам триггеры 7 ячеек 2 формирования входных воздействий в состояние, соответствующее сигналам на выходах триггеров

5, т.е. через элемент ИЛИ 8 производится возбуждение входных контактов контролируемого блока 1 сигналами тестовой проверки (возбуждение выходных контактов проверяемого блока

1 блокируется единичным сигналом на входе элемента ИЛИ 8). Одновременно сигнал с выхода элемента И 21 поступает на синхровход блока 14 формирования временных задержек и через элемент ИЛИ 25 производит установку триггера 27 в нулевое состояние, тем самым осуществляется остановка генератора 28 тестов. Единичные значения сигналов на тестовых выходах (Р ... Р„) блока 12 памяти соответствуют контрольным точкам контролируемого блока 1, которые необходимо проверить в динамическом режиме.Сигналы на соответствующих контактах контролируемого блока 1 должны появиться не позднее времени, определяемого элементом 14 задержки. Сигнал с выхода элемента 14 задержки запускает элемент 19 задержки и разрешает возбуждение элементов И 32 в ячейках

2<... 2 „ формирования входных воздействий. На выходах элементов ИЛИ 18 появится единичный сигнал, если соответствующие этим элементам тестовые выходы блока 12 памяти установлены в единичное состояние. Сигнал с . выхода элемента ИЛИ 18 возбуждает синхровходы соответствующих триггеров группы 10„ которые устанавливаютсяr в единичное состояние в случае несравнения сигналов на контрольных точках контролируемого логического блока и на соответствуюших триггерах 7. Сравнение данных сигналов осуществляется на элементах 9 равнозначности.

Сигналом с выхода элемента 19 задержки осуществляются запуск элемента 20 задержки и возбуждение по второму входу элементов И 29 ячеек 2 формирования входных воздействий.

Сигналы на выходе элемента ИЛИ 18 в данном случае появляются, если соответствующие тестовые разряды блока 12 памяти установлены в нулевое состоя5

10 !

30 ние. Таким образом, осуществляется контроль сигналов на контактах контролируемого блока 1 в статическом ре жиме, причем проверке подвержены только сигналы на тех контактах блока 1, которые не проверялись в динамическом режиме ° Сигналом с выхода схемы 20 задержки разрешается возбуждение схемы И 22 в блоке 17 управления и в случае отсутствия сбоя (единичный сигнал на выходе элемента

ИЛИ-НЕ 16), единичным сигналом на выходе элемента И 22 через элемент

ИЛИ 24 устанавливается в единичное состояние триггер 27, включается генератор 32 тестов и процесс проверки блока 1 тестовыми сигналами повторяется. В случае, если на выходе элемента ИЛИ-НЕ 1б имеется нулевой сиг-. нал, работа устройства оканчивается и на блоке !1 индикации оператору представляется информация о сбоях на соответствующих контактах контролируемого блока 1. В случае установки в поле управления (n + 1) блока 12 памяти команды 1V, сигналом синхронизации с выхода 9 блока 31 синхронизации производится возбуждение элемента И 23 в блоке 17 управления, вы" ходной сигнал последней через элемент

ИЛИ 25 осуществляет установку триггера 27 в нулевое состояние и останавливается генератор 32 теста ° формула изобретения

Устройство для контроля логических блоков, содержащее генератор тестов, блок управления, блок индикации, п ячеек формирования входных воздействий, где n — - число входов-выходов контролируемого логического блока, каждая 1 -я ячейка формирования входных воздействий (1 = 1 - n) содержит первый, второй, третий, четвертый и пятый элементы И, первый элемент ИЛИ, первый, второй и третий триггеры, элемент равнозначности, причем выходы первого и второго элементов И соединены с входами синхронизации первого и второго триггеров соответст" венно, выход первого элемента ИЛИ соединен с первым входом элемента равнозначности и с соответствующим входом-выходом контролируемого логического блока, о т л и ч а ю щ е ес я тем, что, с целью расширения функциональных воэможностей устройства за счет окончания контроля в ди"

1228109

t5 намическом режиме, оно содержит элемент ИЛИ-НЕ, группу, триггеров, дешифратор, счетчик байтов, блок синхронизации, блок формирования временных задержек, блок памяти, блок vnравления содержит триггер, два элемента задержки, два элемента HJIH, элемент ИЛИ-НЕ, три элемента И, в каждую ячейку формирования входных воздействий введен второй элемент

ИЛИ, а блок формирования временных задержек1 содержит группу элементов задержки и мультиплексор, причем информационные входы первых триггеров всех ячеек формирования входных воз= . действий соединены с соответствующими тестовыми выходами блока памяти и с информационными входами вторых триггеров всех ячеек формирования входных воздействий, с первыми входами третьих элементов И всех ячеек формирования входных воздействий и с инверсными входами четвертых элементов И всех ячеек формирования входных воздействий, выходы пятых элементов И всех ячеек формирования входных воздействий соединены с первыми входами первых элементов ИЛИ соответствующих ячеек формирования входных воздействий, выходы третьих и четвертых элементов И всех ячеек формирования входных воздействий соединены соответственно с первыми и вторыми входами вторых элементов

ИЛИ соответствующих ячеек формирования входных воздействий, прямые и инверсные выходы первых триггеров всех ячеек формирования входных воздействий соединены с вторыми входами первых элементов ИЛИ соответствующих ячеек формирования входных воздействий и с первыми входами пятых элементов И соответствующих ячеек формирования входных воздействий, прямые выходы третьих триггеров всех ячеек формирования входных воздействий соединены с вторыми входами пятых элементов И соответствующих ячеек формирования входных воздействий и вторыми входами элементов равнозначности соответствующих ячеек формирования входных воздействий, выходы вторых триггеров всех ячеек фор" мирования входных воздействий соеди-: нены с информационными входами третьих триггеров соответствующих ячеек формирования входных воздействий, 25

55 инверсные выходы элементов равнозначности всех ячеек формирования входных воздействий соединены с информационными входами соответствующих триггеров группы, выходы которых соединены с соответствующими информационными входами блока индикации и с соответствующими входами элемента

ИЛИ-НЕ блока управления, выходы вторых элементов ИЛИ всех ячеек формирования входных воздействий соединены с входами синхронизации соответствующих триггеров группы, выход, элемента

ИЛИ-НЕ блока управления соединен с первым входом первого элемента И блока управления, группа выходов поля управления. блока памяти соединена с группой информационных входов дешифратора, первый и второй выходы которого соединены соответственно с первыми входами первых и вторых элементов И всех ячеек формирования входных воздействий, разрядные выходы счетчика байтов соединены с адресными входами блока памяти, выход переполнения счетчика байтов соединен с первым входом второго элемента И блока управления, с вторыми входами первых и вторых элементов И всех ячеек формирования входных воздействий, выход блока синхронизации соединен с входом синхронизации блока памяти, со счетным входом счетчика байтов и с первым входом элемента И блока управления, третий и четвертый выходы дешифратора соединены с вторыми входами второго и третьего элементов

И блока управления соответственно, группа выходов поля задания времени работы ячеек формирования входных воздействий блока памяти соединена с группой входов мультиплексора, группа информационных входов которого соединена с группой выходов элементов задержки группы, входы которых соединены с, выходом второго элемента И блока управления и с первым входом первого .элемента ИЛИ блока. управления. второй вход которого соединен с выходом третьего элемента И блока управления, выход первого элемента ИЛИ блока управления соединен с нулевым входом триггера блока управления, единичный вход которого соединен с вЫходом второго элемента ИЛИ блокФ управления, первый вход которого соединен с входом пуска устройства, выход пер1228109

Составитель А. Сиротская

Техред И.Попович

Корректор A,Обручар

Редактор Ю.Середа

Заказ 2288/50

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб ., д .4/5

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная,4 вого элемента И блока управления соединен с вторым входом второго элемента ИЛИ блока управления, выход мультиплексора соединен с вторым входом третьих элементов И всех ячеек формирования входных воздействий и через первый элемент задержки .блока управления с прямыми входами четвертых элементов И всех ячеек формирования входных воздействий и с входом второго элемента задержки блока

Л

Ц управления, выход которого соединен с вторым входом первого элемента И блока управления, выход триггера блока управления соединен с входами пуска блока синхронйзации и генератора тестов, выходы которого соеди нены с информационными входами блока памяти, синхровходы третьих триггеров всех ячеек формирования вход-!

О ных воздействий соединены с выходом второго элемента И блока управления.