Устройство для сопряжения поцессоров с общим блоком памяти

 

Изобретение относится к вьгаислительной технике и может быть применено в системах, в которых один блок памяти одновременно используется несколькими процессорами. Основной цецелью изобретения является увеличение быстродействия при работе двух процессоров с общим блоком памяти. Устройство содержит два триггера, два элемента И, элемент И-НЕ, элемент задержки . 2 ил. iNd 1Й. Од

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (50 4 G 06 F 13/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ асггон з и

ОПИСАНИЕ ИЗОБРЕТЕНИЯ 1

f IW10 1 Å1(À

К АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ (2l ) 3826423/24-24 (22) 07.12 ° 84 (46) 30.06.86. Бюл. 1(24 (71) Ордена Ленина институт проблем управления (72) С.И.Уваров .(53) 681. 325 (088. 8) (56) Патент США Ф 4240138, кл. 364-200.

Авторское свидетельство СССР

Ф 993235, кл. G 06 F 3/04.

„„SU„„124124 А1 (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРОВ С ОБЩИМ БЛОКОМ ПАМЯТИ (57) Изобретение относится к вычисли— тельной технике и может быть применено в системах, в которых один блок памяти одновременно используется несколькими процессорами. Основной цецелью изобретения является увеличение быстродействия при работе двух процессоров с общим блоком памяти. Устройство содержит два триггера, два элемента И, элемент И-НЕ, элемент задержки. 2 ил.

1241246

Изобретение относится к вычислительной технике и может быть применено в системах, в которых один блок памяти одновременно используется несколькими процессорами. 5

Цель изобретения — увеличение быстродействия устройства.

На фиг.! приведена схема устройства, а на фиг;2 -",схема использования устройства совместно с двумя процес- !О сорами и общим блоком памяти.

Устройство (фиг.1) содержит первый ! и второй 2 триггеры, первый 3 и второй 4 элементы И, элемент 5 задержки и элемент И-НЕ 6. На фиг.2 при- 15 ведены устройство 7 для сопряжения, процессоры 8 и 9, блок 10 памяти и мультиплексор 11.

Устройство работает следующим образом. 20

Пусть в начальный момент времени первый триггер 1 находится в состоянии

"0", при этом отсутствует блокировка первого процессора 8, и прохождением синхронизирующего сигнала с входа синхронизации устройства на выход синхронизации управляет второй процессор 9. При поступлении от первого процессора 8 запроса на обслуживание по входу запроса устройства 7 первый 30 триггер 1 переходит в состояние "1", вызывающее блокировку по"синхронизирующему выходу следующего запроса от первого процессора 8. Обслуживание запроса первого процессора 8 осуществляется при отсутствии запроса от процессора 9. При этом на входе блокировки устройства 7 устанавливается потенциал "1", тем самым управ— ление прохождением синхронизирующего сигнала от процессора 9 по синхронизирующему входу устройства возлагается на триггер 1, .а мультиплексор 11 настраивается на передачу к устройству памяти информации от процессора 8.

Второй триггер 2 и первый элемент

И 3 обеспечивают установку триггера

2 в состояние "1" при условии прохождения синхронизирующего импульса через устройство 7 под управлением первого триггера 1. Появление потенциала "1" на выходе второго триггера 2 приводит к сбросу первого 1 и второго.2 триггеров, при этом элемент задержки 5 обеспечивает сброс второго триггера 2 с задержкой, достаточной для броса первого триггера 1.

Если в начальный момент времени первый триггер находится в состоянии "I", первый процессор 8 не может обратиться с. очередным запросом на обслуживание до тех пор, пока при отсутствии запроса от второго процессора 9 обработки через устройство 7 Hp пройдет синхронизирующий импульс, который задним фронтом сбросит первый триггер I в состояние .

"0". Сброс триггера 1 в "0" осуществляется посредс.твом триггера 2 и элемента И 3.

Установкой потенциала "0" на входе блокировки устройства 7 второй процессор 9 обеспечивает монопольное использование устройства памяти, при этом и мультиплексор 11 настраивается на передачу информации . от процессора 9.

Предлагаемое техническое решение обеспечивает работу одного из про1цессоров с общей памятью с минималь ной задержкой, что особенно важно, когда частота обращений этого процессора преобладает над частотой обращении другого. В этом варианте задержка минимальна для второго процессора и ее величина для стробирующих импульсов определяется быстродействием одного элемента И. Время регистрации запроса от первого процессора определяется временем срабатывания одного триггера. При совпадении во времени запросов двух процессоров работа первого процессора приостанавливается до тех пор, пока в работе второго процессора с устройством памяти не будет свободного временного окна. Если второй процессор выполнен с применением микропрограммирования, процент операций выполняемых над данными без обращения к памяти достаточно велик для совмещения работы канала ввода-вывода и вычислительного устройства. При этом повышение быстро,цействия достигается за счет. более полного совмещения операций работы с памятью и перенесением блокировки на устройство, реже использующее память,. Наиболее эффективно применение устройсФва в специализированных системах, ориентированных на решение задач с определенным соотноше.нием процента вычислительных операций, использующих память и операций

1241

Риг. 1

Фиг. 2

Со с тав и тель С . Пе с тмал

Редактор Л.Пчелинская Техред О.Гортвай

Корректор E.Ñèðoõìàí

Заказ 3490/44 Тираж 67) ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, r.Óæãopîä, ул.Проектная,4 ввода вывода. Например, если известно, что все операции ввода-вывода можно завершить к нужному моменту, используя промежутки врем ни, когда вычислительное устройство не обращается к памяти, ввод-вывод не будет задерживать вычисления.

Формула и з о б р е т е н и я

Устройство для сопряжения процессоров с общим блоком памяти, содержащее два триггера и два элемента И, причем синхровход первого триггера подключен к выходу запроса первого. процессора, единичный выход первого 5 триггера соединен с .информационным входом второго триггера и подключен к входу блокировки первого пррцессора, первый вход первого элемента И соединен с первым входом второго эле- 20 мента И и подключен к синхровыходу второго процессора, второй вход пер246 4 ваго элемента И подключен к выходу блокировки второго процессора, выход второго элемента И подключен к синхровходу первого процессора и общего блока памяти, при этом информационный вход первого триггера подключен к шине единичного потенциала устройства, выход первого элемента И соединен с синхровходом второго триггера, о т— л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены элемент И-НЕ и элемент задержки, причем второй вход второго элемента И соединен с выходом элемента И-НЕ, первый и второй входы которого соединены соответственно с вторым входом первого элемента И и нулевым выходом первого триггера, нулевой вход которого соединен с входом элемента задержки и .выходом второго триггера, нулевой вход которого соедянен с выходом элемента задержки.