Устройство управления буферным накопителем для доменной памяти

 

Изобретение относится к вычислительной технике и может быть 63У пользовано при построении запоминаюпщх устройств на цилиндрических магнитных доменах (ЦМД). Целью изобретения является повышение быстродействия устройства. Устройство управления буферным накопителем для доменной памяти содержит счетчик 1 адреса, блок 2 синхронизации, блок 3 постоянной памяти, счетчик 4 време«ных интервалов , регистр 5 сдвига, блок 6 записи-считывания, элемент РШИ 7, блок 8 задания адреса, мультиплексор 9, входы и выходы устройства, 5 ил. с 10

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H ABTGPCHGMY СВИДЕТЕЛЬСТВУ

Г)

r !

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3373431/24-24 (22) 30.12.81 (46) 07.12.86. Бюл. К - 45 (72) И.N.Boéêo, А.А.Колумбет, Е.Т.Коцегуб, Н.В.Помазан и В.А,Скомров (53) 681.327.66 (088.8) (56) Электроника, 1979, Р 9.

BRK 72 BUBBLE MEMORY PROTOTIPE KIT

USERS Order Number 12/685-001, Rev.À., 1980. (54) УСТРОЙСТВО УПРАВЛЕНИЯ БУФЕРНЫМ

НАКОПИТЕЛЕМ ДЛЯ ДОМЕННОЙ ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть ис„„SU„„1275536 А1 дд 4 С "1 С 11/14 пользовано при построении запоминаюцих устройств на цилиндрических магнитных доменах (ЦМД). Целью изобретения является повышение быстродействия устройства. Устройство управления буферным накопителем для доменной памяти содержит счетчик 1 адреса, блок 2 синхронизации, блок 3 постоянной памяти, счетчик 4 временных интервалов, регистр 5 сдвига, блок 6 записи-считывания, злемент ИЛИ 7, блок 8 задания адреса, мультйплексор 9, входы и выходы устройства.

5 ил.

1275536

Изобретение относится к вычислительной технике и может быть использовано при построении запоминающих устройств на цилиндрических магнитных доменах (ЦйЯ). 5

Цель изобретения - повышение быстродействия устройства.

На фиг. 1 изображена блок-схема предлагаемого устройства; на фиг. 2— принципиальная схема блока записисчитывания на фиг. 3 — принципиальная схема блока задания адреса, на фиг. 4 и 5 — временные диаграммы его работы.

Устройство управления буферным накопителем для доменной памяти содержит счетчик 1 адреса, блок 2 синхронизации, блок 3 постоянной памяти, счетчик 4 временных интервалов,.регистр 5 сдвига, блок 6 записи-считывания, элемент ИЛИ 7, блок 8 задания адреса, мультиплексор 9, первый вход

10 которого подключен к второму входу элемента ИЛИ 7 и является вторым входом устройства, соответствующие вход и выход 11 регистра сдвига 5 являются первыми входом и выходом устройства. Выход 12 счетчика 1 адреса соединен с входом блока постоянной памяти, первый вход элемента

ИЛИ 7 соединен с первым выходом 13 регистра 5 сдвига, а выход 14 элемента ИЛИ 7 является вторым выходом устройства. Выход 15 мультиплексора 35

9 соединен с первым входом регистра

5 сдвига, а второй вход 16 мультиплексора 9 подключен к второму выходу блока 8 задания адреса, третий

17 и четвертый 18 выходы которого 40 являются третьим и четвертым выходами устройства. Первый вход 19 блока

2 синхронизации является третьим входом устройства, а выходы 20-25 блока 2 синхронизации соединены с 45 соответствующими входами регистра 5 сдвига, блока 8 задания адреса и блока 6 записи-считывания, выход 26 ко" торого соединен с входом 27 блока

) постоянной памяти, выходы 28-31 50 которого соединены с соответствуюшими входами счетчика 4 и блока 6 записи-считывания, другой вход которого соединен с выходом 32 счетчика

4, а выходы 33 и 34 блока 6 записи- 55 сч|лтывания соединены с соответствующими входами счетчика 4 и блока 8 задания адреса.

Блок записи-считывания 6 (фиг. 2) содержит первый 35 и второй 36 Dтриггеры, элементы И 37-39 и элемент ИЛИ 40 °

В блоке 3 постоянной памяти хранится карта годности накопительных регистров доменных микросхем, представленная в виде двоичных четырехразрядных слов. В первых трех раз-рядах слова в двоичной форме хранится код временных интервалов, который показывает количество годных регистров в микросхеме между двумя ближайшими дефектными регистрами или группу дефектных регистров между двумя ближайшими годными регистрами.

Трехразрядный код позволяет запоминать от одного до семи накопительных регистров. В принципе можно увеличить разрядность кода интервала, если такая необходимость возникнет.

Код интервала с помощью двоичного счетчика 4 преобразовывается в блоке

6 записи-считывания во временную последовательность импульсов, которые обеспечивают запись (считывание) информации в годные накопительные регистры доменной памяти и обход дефектных регистров.

Блок 8 задания адреса (фиг. 3). содержит первый элемент ИЛИ 41, дво.— ичный счетчик 42 разрядов, первый 43 и второй 44 двоичные счетчики адреса, триггер 45, узел 46 сравнения, первый элемент И 47, дешифратор 48, второй 49 и третий 50 элементы И, второй 51 и третий 52 элементы ИЛИ.

Счетчик 1 адреса имеет восемь разрядов, его разрядность зависит от количества дефектных регистров в доменной памяти. Блок 3 постоянной памяти имеет информационную емкость

256 четырехразрядных слова.

Блок 2 синхронизации содержит генератор импульсов на 3,2 МГц, распределитель тактовых импульсов, канал защиты информации в доменной памяти при отключении питания, каналы формирования управления импульсов для регистра сдвига, блока записи (считывания), блока задания адреса, формирователя тока продвижения, формирователя тока репликации вывода, формирователя тока ввода. Распределитель тактовых импульсов формирует

32 импульса (Т=150 нс) за интервал времени, равный одному обороту поля, то есть sa 10 мкс. з 1275

Блок 6 записи-считывания преобразует код карты годности регистров во временную госледовательность импульсов, которые обеспечивают запись информации в доменную память, а также считывание информации с доменной памяти в буферный накопитель в соответствии с картой годности.

Устройство работает следующим образом. 1О

На вход 19 блока синхронизации 2 поступает импульс обращения к ЗУ (фиг. 4 и 5), который разрешает выдачу синхроимпульсов на все блоки устройства. В режиме считывания информации с доменной памяти и записи ее в буферный накопитель импульс "Начало считывания" (НСЧ) устанавливает в состояние "1" триггер 46, выход которого разрешает прохо;кдение импуль- >О сов "Выбор мйкросхемы" (ВМ) и десятиразрядного кода адреса на буферный накопитель. Во время действия импульса СИ восьмиразрядное слово считы-" вается с доменной памяти и по шине t5

11 параллельно записывается в регистр

5 сдвига. Частота следования импульсов СИ соответствует частоте считывания информации с доменной памяти и равна 100 кГц (фиг. 4 и 5). Частота 3О следования импульсов ГИ1 и ГИ2 равна 1 мГц. Считанное слово содержит не только записанную информацию, но и считанные с дефектных накопительных регистров ложные нули (единицы), которые в дальнейшем необходимо исключить. ет код счетчика 1 адреса и считывает с блока 3 постоянной памяти новый код интервала. После этого перезапись кодов из регистра 5 сдвига в буферный накопитель повторяется. Второе восьмиразрядное слово принимается в регистр 5 сдвига по второму импульсу СИ и преобразовывается предлагаеДля этого с блока 3 постоянной памяти считывается код карты годности 4р регистров (КГР), который затем в блоке 6 преобразуется в последовательность импульсов КГР (34). Импульсы КГР используются в блоке 8 задания адреса для формирования сиг- 45 налов, управляющих записью информации с доменной памяти в буферный накопитепь. Выполняется это в следующей последовательности. С блока 3 постоянной памяти считывается первый о код интервала, три разряда (28, 29 и 30) которого записываются в счетчике 4 временных интервалов, а четвертый разряд (31), где хранится признак интервала, запоминается на триггере 36 блока записи-считывания, Первый код интервала равен шести, признак кода интервала равен едини536 4 це. Поступающие на регистр 5 сдвига (фиг. 1) импульсы СдВ (21) обеспечивают поразрядную выдачу слова на шину 13 -и запись этого слова через элемент ИЛИ 7 и шину 14 в буферный накопитель. Каждый разряд слова, который появляется на шине 13„ через элементы ИЛИ 7 гоступает параллельно на все входы буферного накопителя, но записывается код ToJIbKG B тот разряд, на который поступил ВИ. Импульсы BM формируются с импульсов КГР (34) в блоке 8 задания адреса с помощью двоичного счетчика 42 разрядов и дешифратора 48. Импульсы KIP через элемент ИЛИ 40 блока 6 записи-считывания поступают на вычитающий:вход счетчи-. ка 4 временных интервалов и его содержание уменьшается на единицу после каждого сдвига с регистра сдвига

5 и выдачи на шику 13 одного разряда слова. Для первого кода 110 выполняется шесть сдвигов в регистре и вырабатывается в блоке 8 задания адреса шесть импульсов BM (BNI-BM6), которые обеспечивают запись шести раз-, рядов первого слова в буферныи накопитель. В седьмом такте на шине 13 появляется считанный с дефектного регистра ложный нуль. В этот момент счетчик временных интервалов уСтанавпивается в нулевое состояние, и на его выходе появляется импульс СчВИнт, который устанавливает триггер 35 в нулевое состояние и тем самым запрещает прохождение через элемент 38 седьмого импульса КГР (фиг. 4) на блок 8 задания адреса. На регистр 5 сдвига подается седьмой импульс СдВ (21), который обеспечивает сдвиг на один разряд, а импульс BN ке вырабатывается, поэтому ложный нуль с дефектного регистра не записывается в буферный накопитель. Таким образом, производится исключение ложных нулей и соответствующее сжатие кодов. Положительный потенциал с нулевого плеча триггера 35 разрешает прохождение через элемент 37 импульса ГИ, который на единицу увеличива36

Устройство управления буферным накопителем для доменной памяти, содержащее счетчик адреса, выход которого соединен с входом блока постоянной памяти, счетчик временных интервалов, блок синхронизации, блок заданного адреса, регистр сдвига, соответствующие вход и выход которого являются первыми входом и выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, оно содержит мультиплексор, элемент ИЛИ, блок записи-считывания, первый вход которого подключен к пятому выходу блока синхронизации, второй вход — к шестому выходу блока синхронизации и третьему входу блока задания адреса, третий вход — к выходу чепчика временных интервалов, четвертый вход — к четвертому выходу блока постоянной памяти, первый выход — к входам счетчика временных интервалов, блока постоянной памяти, счетчика адреса, второй выход — к четвертому входу блока задания адреса, третий выход — к пятому входу счетчика временных интервалов, второй, третий и. четвертый входы счетчика временных интервалов подключены соответственно к первому, второму и третьему выходам блока посS 12755 мым способом в параллельныи код, а затем записываетси з буферньг.". -накопитель.

С четвертога адреса блока постоянной памяти считываетсч код импуль5 са, равный 0 =0 и Q =1 и с признаком, равным нулю. Это означает, что в считанном с доменной пачяти слове имеется группа (три) ложных нулей, которые необходимо исключить при записи слова в буферный накопитель.

Так как признак кода интервала равен нулю, то отрицательный потенциал с единичного плеча триггера 36 запрещает прохождение импульсов КГР через схему И 38 на блок задания адреса.

Поэтому импульсы ВМ не вырабатываются и запись в буферный накопитель разрядов числа не производится (фиг.4, и 5). В это время импульсы ГИ2 че-, рез элемент И 39 и элемент ИЛИ 40 поступают на вычитающий вход счетчика временных интервалов, уменьшая содержание его кода на единицу после каждого сдвига кода в регистре S 25 сдвига. После трех сдвигов счетчик временных интервалов обнуляется и на его выходе появляется импульс

СиВИнт, который устанавливает в нулевое состояние триггер 35, разре- щ шающий прохождение через элемент И

38 импульса ГИ1, который увеличивает на единицу код двоичного счетчика 1 адреса и считывает с блока постоянной памяти следующий код времен- З5 ного интервала. Работа устройства в дальнейшем аналогично повторяется до

l тех пор, пока с доменной памяти не будет считана заданная страница. Количество слов, записываемых в буфер- 40 ный накопитель, запоминается первым двоичным счетчиком 43 адреса.

Выдача информации с буферного на" копителя производится синхронно со считыванием информации с доменной .памяти. После записи в буферный накопитель первых двух считанных слбв импульс НАЧАЛО ВЫДАЧИ (НВ) устанав ливает в нулевое положение триггер

45>, который запрещает формирование поразрядных импульсов ВМ и разрешает подачу импульсов ГИ2 на вход элемента 51 и вход второго двоичного счетчика 44 адреса для формирования импульсов ВМ и кода адреса, которые обеспечивают параллельную выдачу восьмиразрядных слов с буферного накопителя. В этом случае импульсы ВМ подаются параллельно на вбсемь разрядов буферного накопителя и обеспечивают выдачу двух восьмиразрядных слов в ЦВМ.

".. временной диаграммы (фиг. 5) видно, что выдача информации с буферного накопителя производится в каждом десятимикросекундном цикле считывания по девятому и десятому и; пульсу ГИ2 ° После этого триггер

45 устанавливается в единичное состояние и снова продолжается считывание информации с доменной памяти и запись ее в буферный накопитель.

Узел 46 сравнения предохраняет выдачу неполного слова. Выдача информации с буферного накопителя прекращается, когда код первого двоичного счетчика 43 адреса совпадает с кодом второго двоичного счетчика 44 адреса. В принципе возможно выдачу информации производить различными масси.вами в зависимости от требований конкретной системы.

Формула изобретения 27 эЗЬ тоянной памяти, первый вход элемента

ИЛИ подключен к первому выходу регистра сдвига, второй вход элемента

ИЛИ вЂ” к первому входу мультиплексора и является вторым входом устройства, а выход является вторым выходом устройства, второй вход мультиплексора подключен к второму выходу блока задания адреса, а выход — к первому входу регистра сдвига, первый вход блока синхронизации является третьим входом устройства, второй вход подключен к первому выходу блока задания адреса, первый и второй вы" ходы к третьему и четвертому вхо5 дам регистра сдвига, третий и четвертый выходы — к первому и втотому входам блока задания адреса, третий и четвертый выходы блока задания адреса являются третьим

10 и четв ертым выходами у стройства.

nrZ(Z4) red(zs) д агвф) Qg(4) 4 у(4) e,(4) Ti Ж

СчдИит(М

1275536

u(zu) сввп/)

/КР(Л)

g)Yf(17)

8ФГ(77)

ЯО(77) ви4(17) вице), вив(п) д / Г) вю(а)

7 4Я

5 454 ив(гг) нее(г4

t врвю считщдомию/здлцсь| и оюраятлъ

1275536

l_#_l(24 юг(гх) арф(ю) Сиам (Л) с (н) %1/ф ю(ж)

ae(rr) 8pz(n) юж(/ юа(и) ж(и) ждЩ

РР7(Р) уу(п) Tr4$ сфижю счита4ания(записи)иоб

Fr45g ю(гг) ж(и) фыю

ucSvu@аюм Рж 5

Составитель Ю. Розенталь

Редактор И.Дербак Техред Л.Олейник Корректор А.Обручар

Заказ 6569/46 Тираж 543 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4