Устройство встроенного функционального контроля для доменной памяти

 

Изобретение относится к области вычислительной техники и может быть 1спользовано при построении запоми1ающих устройств на цилиндрических магнитных доменах. Целью изобретения 1вляется повьшение надежности уст|0ойства встроенного функционального контроля путем осуществления контроля после каждого включения источников электропитайия. Оно содержит сдвигающий регистр, параллельные выходы которого соединены с входами второй группы элемента сравнения, статический триггер RS-типа, счетчик, двухвходовые элементы ИЛИ, выходы которых соединены соответственно с S-входом и R-входом статического триггера, двухвходовой элемент И, первый вход которого соединен с инверсным выходом статического триггера, а второй вход - с выходом старшего разряда счетчика. Входы первой группы элемента сравнения, вход младшего разряда сдвигающего регистра и второй вход первого элемента И соединены (Л соответственно с выходами блока корс рекции информации и блока контроля адреса. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5g 4 6 11 С 11/14, 29/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ:, Н АВТОРСНОМУ СВИДЕТЕЛЬСТВУ. IiiaL

Ю 3

Сл

Сд (21) 3791514/24-24 (22) 12.09.84 (46) 07.12.86. Бюл. В 45 (72) В.И.Статейнов, Е.И.Липанов, М.Н.Рогов и Н.Ф.Фадеев (53) 681.327.66 (088.8) (56) Авторское свидетельство СССР

У 1084891, кл. G 11 С 11/14, 1983.

Электроника, 1979, У 29, с. 45-47. (54) УСТРОЙСТВО ВСТРОЕННОГО ФУНКЦИОНАЛЬНОГО КОНТРОЛЯ ДЛЯ ДОМЕННОЙ ПАМЯТИ (57) Изобретение относится к области вычислительной техники и может быть

«спользовано при построении запоми«ающих устройств на цилиндрических

«агнитных доменах. Целью изобретения

«вляется повышение надежности уст,ройства встроенного функционального контроля путем осуществления контро„„Я0„„1275537 A 1 ля после каждогб включения.источни-, ков электропнтайия. Оно содержит сдвигающий регистр, параллельные выходы которого соединены с входами второй группы элемента сравнения, статический триггер RS-типа, счетчик, двухвходовые элементы ИЛИ, выходы которых соединены соответственно с S-входом и R-входом статического триггера, двухвходовой элемент И, первый вход которого соединен с инверсным выходом статического триггера, а второй вход — с выходом старшего разряда счетчика. Входы первой группы элемента сравнения, вход младшего разряда сдвигающего регистра и второй вход первого элемента И соединены соответственно с выходами блока коррекции информации и блока контроля адреса. 2 ил.

1275537

Изобретение относится к вычислительной технике и может быть исполь25 зовано при построении запоминающих устройств на цилиндрических магнитных доменах. 5

Цель изобретения — повышение надежности устройства встроенного функционального контроля путем осуществления контроля после каждого включения источников электропитания, 1О

На фиг. 1 изображена блок-схема предлагаемого устройства; на фиг.2 —, временная диаграмма его работы.

Устройство (фиг. 1) содержит сдвигающий регистр 1, параллельные выходы которого соединены с входами второй группы элемента 2 сравнения, статический триггер 3 RS-типа, счетчик

4, двухвходовые элементы ИЛИ 5 и 6, выходы которых соединены соответственно с S- u R-входами триггера 3, двухвходовой элемент И 7, первый вход которого соединен с инверсным выходом триггера 3, а второй вход— с выходом старшего разряда счетчика

4, входы первой группы 8 элемента 2 сравнения, вход 9 младшего разряда сдвигающего регистра 1 и второй вход

10 первого элемента И 5 соединены

30 соответственно с выходами блока 11 коррекции информации и блока 12 контроля адреса. Входы 13 и 14 второго элемента И 6 являются входами устройства, а прямой выход 15 триггера

3 и выход 16 элемента И 7 являются 35 выходами устройства.

Блок 11 коррекции информации содержит счетчик 17, сумматоры 18 — 20, ОЗУ 21, двухвходовой элемент 22 сравнения и сумматор по шой2 23, Младший разряд счетчика 17, вход ОЗУ 21 и первые входы сумматоров 18-20 объединены и являются входом 24 блока 11, вторые входы сумматоров 18-20 соединены с выходами счетчика 17 и первы- 45 .ми входами элемента 22 сравнения, вторые входы которого соединены с выходами сумматоров 18-20 и являются выходами группы блока 11 коррекции информации. Выход элемента 22 срав- 50 нения соединен с первым входом сумматора по mod2 23, второй вход которого соединен с выходом ОЗУ 21, а . его выход является вторым выходом блока 1.1. Блок 12 контроля адреса 55 содержит два двухвходовых элемента

И 25 и 26, счетчик 27, сдвигающий реги.стр 28 и дешифратор 29. Первые входы элементов И 25 и 26, объединены и являются входом 30 блока 12 контроля адреса, а их вторые входы соединены соответствующим образом с выходами регистра 28. Выходы элементов И 25 и 26 соединены с младшим разрядом счетчика 27, выход которого соединен с младшим разрядом регистра 28, а выходы регистра 28 в соответствующей комбинации соединены с входами дешифратора 29, выход которого является выходом блока

12 контроля адреса.

Предлагаемое устройство работает следующим образом.

В содержимое доменной памяти однократно вводятся две тестовые страницы информации, которым присвоен адрес в младшем разряде, равный нулю и единице соответственно, одна страница содержит в своем составе исправляемую ошибку; а другая — неисправляемую, причем адрес ошибок вводится в виде кода в содержимое этих страниц, служебная информация хранится в содержимом доменной памяти на протяжении всего времени ее эксплуатации, Функциональный самоконтроль производится после каждого включения источников электропитания в соответствии с временной диаграммой (фиг. 2).

Сигнал "Установка исходного состояния" на входе 13 поступает через элемент ИЛИ 6 на R-вход триггера 3, устанавливая его выход 15 в состояние, разрешающее работу доменной памяти, в результате чего начинается процедура непрерывного вывода информации в блок 11 коррекции информации и в блок 12 контроля адреса до обнаружения маркера на выходе 10, который через элемент ИЛИ 5 поступает на

S-вход триггера 3, изменяя состояние на его выходе 15 на противоположное, тем самым запрещая вывод информации из доменной памяти, Дальнейший вывод информации производится после того, как блок 12 контроля адреса сформирует начальный код адреса в младших разрядах, равный нулю, и конечный код адреса, равный единице.

Последний разряд конечного кода адреса с входа 14 через элемент ИЛИ

6 поступает на К-вход статического триггера 3, устанавливая его выход

15 в состояние, разрешающее вывод из доменной памяти двух тестовых страз (275 ниц информации. В блоке 11 вырабатывается синдром ошибки в виде определенного кодового состояния, определяющего вид и адрес ошибки, которое поступает на входы первой группы 8 элемента 2 сравнения,в старший разряд сдвигающего регистра 1 поступает последовательный код адреса ошибки, размещенный в младших разрядах тестовых страниц информации. Код адреса 10 ошибки на входе 9 из сдвигающего регистра 1 поступает на входы второй группы элемента 2 сравнения, с выхода которого на младший разряд счетчика 4 поступает результат сравнения.

При наличии двух ошибок (двух сравнений) счетчик 4 меняет свое кодовое состояние таким образом, что через элемент ИЛИ 5 Hà S-вход триггера 3 поступает управляющее воздействие, yg которое меняет состояние на выходе

15 триггера 3, тем самым прекращая вывод информации. Одновременно состояние инверсного выхода триггера 3 и состояние старшего разряда счетчи- 25 ка 4, поступающие на первый и второй входы элемента И 7 соответственно, меняют состояния на его выходе 16 таким образом, что оно становится сигналом окончания контроля (готовности доменной памяти к обмену).

Формула изобретения

Устройство встроенного функционального контроля для доменной памяти, содержащее блок коррекции ин537 4 формации и блок контроля адреса, о тл и ч а ю щ е е с я тем, что, с. целью повышения надежности устройства путем осуществления контроля после каждого включения источников электропитания, оно содержит сдвигающий регистр, элемент сравнения, статический триггер RS-типа, счетчик, двухвходовые элементы ИЛИ и двухвходовой элемент И, входы первой группы элемента сравнения соединены с выходами группы блока коррекции информации, входы второй группы элемента сравнения соединены с параллельными выходами сдвигающего регистра, вход младшего разряда которого соединен с выходом блока коррекции информации, выход элемента сравнения соединен с входом младшего разряда счетчика, а выход старшего разряда счетчика соединен с входом первого элемента ИЛИ, второй вход которого соединен с выходом блока контроля адреса, выход первого элемента ИЛИ соединен с S"âõîäîì статического триггера, R-вход которого соединен с выходом второго элемента

ИЛИ, прямой выход статического триггера является первым выходом устройства, а инверсный выход статического триггера соединен с первым входом элемента И, второй вход которого сое,динен с выходом старшего разряда счетчика, выход элемента И является вторым выходом устройства, а входы второго элемента ИЛИ являются входами устройства.

1275537

Источник зоектоооитакия

24 (0

/б

Составитель Ю.Розенталь

Редактор И.Дербак Техред Л.Олейник Корректор И.Nycrca

Заказ 6569/46 Тираж 543 Подписное

SHHHIIH Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4