Устройство для деления чисел

 

Изобретение относится к области вычислительной техники и может ислользоваться при построении специализированных и универсальных ЦВМ. Для повышения быстродействия устройства в него введены два регистра 6 и 8, блок 10 памяти, два элемента И-РШИ 15, 17, сумматор 4, коммутатор 9, элемент И 19, элемент ИЛИ 18. 2 ил., 1 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (511 4 G 06 F 7!52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АBTOPCHÎMY СВИДЕТЕЛЬСТВУ (5ч) УСЪРОИСТВО ДЛЯ ДЕЛЕНИЯ ЧИСЕЛ (57) Изобретение относится к области вычислительной техники и может. использоваться при построении специализированных и универсальных ЦВМ.

Для повышения быстродействия устройства в него введены два регистра 6 и 8, блок 10 памяти, два элемента

И-HJIH 15, 17, сумматор 4, коммутатор 9, элемент И 19, элемент ИЛИ 18.

2 ил., 1 табл.

29

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ .ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ.(21 ) 3912827/24 — 24 (22) 17.06.85 (46) 30.01.87. Вюл. У 4 (71) Таганрогскии радиотехнический институт им. В.Д. Калмыкова (72) В.Е. Золотовский и P Â. Короб ков (53) 681.325 (088.8) „„SU„„1287149 А 1

1 12871

Изобретение относится к вычисли— тельной технике и может быть использовано при разработке цифровых вы— числительных машин последовательного действия.

Целью изобретения является повышение быстродействия устройства.

На фиг. 1 приведена функциональ— ная схема предлагаемого устройства; на фиг. 2 — временная диаграмма выработки тактовых сигналов устройства.

Устройство для деления чисел содержит регистр 1 делимого, первый элемент И 2, первый тактовый вход 3, сумматор 4, регистр 5 делителя, первый дополнительный регистр 6, третий тактовый вход 7, второй допол— нительный триггер 8, коммутатор 9, блок 10 памяти, второй и четвертый 20 элементы 2И-2ИЛИ 11 и 12,элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ 13, первый элемент

14 задержки, первый элемент 2И-2ИЛИ.

15, второй тактовый вход 16, третий элемент 2И-2ИЛИ 17, элемент ИЛИ 18, 25 второй элемент И 1.9, триггер 20, дополнительный сумматор 21, регистр.

22 частного, второй элемент 23 задержки, четвертый и пятый тактовые входы 24 и 25, выход 26. 30

Цикл работы устройства составляет

;n+5 тактов, где 1, 2,...,n такты предназначены для обработки 1-ro (младшего) 2-ro,...,n-го дробных разрядов операндов, (и+1) — й, (и+2)-й и (n+3)-й такты предназначены для обработки целых разрядов операндов (очередной остаток после сдвига на два разряда в сторону старших разрядов может иметь 3 целых разряда), 4р (n+4) — такт для представления знака и (n+5)-й такт — служебный, для управления схемой. Регистр 1, предназначенный для хранения делимого х и очередного остатка 0;, содержит 45 и+7 разрядов. В каждом цикле в нем производится сдвиг операнда на 2 разряда в сторону старших разрядов. Делитель хранится в регистре 5, имеющем n+5 разрядов. Единичные выходы gp первого второго — шестого триггеров регистра 1 (считая слева) соединены с входами шестиразрядного параллельного регистра 6, построенного на Dтриггерах. Управление записью в регистр 6 производится сигналом С 5, поступающим с входа 7. В начале служебного такта шесть старших разрядов х или 01 переписываются в регистр 6

49 2 и хранятся в нем весь цикл. Единичные .выходы четвертого, шестого, седьмого и восьмого триггеров регистра 5 соединены с входами параллельного четырехразрядного регистра 8 аналогично регистру 6. Управление записью в регистр 8 также производится сигналом С 5,.потому в регистр 8 в служебном такте записывается знак ч и второй, третий, четвертый старшие разряды делителя (делитель полагается нормализованным, поэтому первый старший разряд не нужен). Прямой и инверсный выходы знакового разряда (Т,„) регистра 8 подключены к управляющим входам коммутатора 9, который состоит из 3-х элементов И вЂ И. Если T

О, второй, третий и четвертый разряды з проходят через коммутатор, не меняясь. Если Т „ = 1 — они инвертируются. Блок 10 имеет 4 выхода: И1, И2, ИЗ и И4. Прошивка блока 10 произведена в соответствии с данными, приведенными в таблице. Ввиду громоздкости таблица приведена с пропусками.

В таблице выходы регистра 6 обозначеходы регистра 8 обозначены у,, у. у . Выходы блока 10 И1 и И2 управ ляют входами 1 и 2 элемента И-ИЛИ 11.

Выходы ИЗ и И4 блока 10 соединены с первым и вторым входами элемента

И вЂ И 12. Элемент И-HJIH 12 формирует знак, который необходимо присвоить делителю. Присвоение знака производится с помощью элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ 13. Если на выходе элемента

И-ИЛИ 12 — ноль, кратное делителю проходит через элемент 12 не меняясь, если — единица, кратное делителю инвертируется. Перенос, формируемый в сумматоре 4, задерживается на один такт в элементе 14 задержки. Элемент

И-ИЛИ 15 служит для гашения переноса в младший разряд и коррекции инверсии кратного делителю в дополнение при присвоении ему знака минус. Элементы И-ИЛИ 17, ИЛИ 18 и И 19, триггер 20, сумматор 21, регистр 22 и элемент 23 задержки представляет собой счетчик типа ЦДА. На входы элементы И-ИЛИ 17 с входов устройства

24 и 25 поступают сигналы СЗ и С4.

Сигнал СЗ = 1 во втором такте, сигнал С4 = 1 в третьем такте. Пусть на выходе элемента И-ИЛИ 12 — единица, тогда, если И1=1 через элементы И-ИЛИ 17 и ИЛИ 18 на вход сумматора 21 единица проходит во вто12871 ром такте и содержимое регистра 22 увеличивается на +2. Если И2=1 на вход сумматора 11 единица проходит в третьем такте и содержимое регистра 22 увеличивается на +4. Триггер

20, сбрасываемый сигналом С5 в ноль в служебном такте, остается в нуле.

Пусть теперь на выходе элемента

И-ИЛИ 12 — ноль, тогда, если Иl=l в начале второго такта триггер 20 1О перебросится в единицу и во всех тактах, начиная со второго и до служебного, на вход сумматора 21 будут поступать единицы. Содержимое регистра 22 изменится на -2. Аналогично, >5 если И2=1, на вход сумматора 21 будет поступать единица во всех тактах, начиная с третьего. Содержимое регистра 22 изменится на -4.

Регистр 21, предназначенный для 2О накопления частного, содержит и+7 разрядов. В каждом цикле его содержимое сдвигается на 2 разряда в сторону старших разрядов.

Устройство работает следующим об- 25 разом.

Перед началом деления в регистр 5 записывается нормализованный делитель с произвольным знаком в дополнительном коде. Знак делителя дол- . 30 жен быть записан в (и+1)-м, (п+2)-м, (n+3)-м, (n+4)M тактах. По завершении записи в служебном такте знаковый, второй, третий и четвертый старшие разряды 9 перепишутся в регистр

8 и будут сохраняться там в течение всей операции деления.

В следующем цикле в регистр 1 за писывается делимое Х, лежащее в пре1 40 делах l — > /х/ > О ° с произвольным знаком в дополнительном коде. В служебном такте знаковый и пять старших разрядов Х перепишутся в регистр

6 и будут сохраняться так в течение 45 следующего цикла. В третьем цикле начинается собственно деление. На первый вход сумматора 4 поступает учетверенное делимое 4 х. Блок 10, расшифровав старшие разряды делимо- 50

ro и делителя, формирует сигналы

Иl-И4. Элемент И-ИЛИ ll, управляемый сигналами, Иl и И2, выбирает требуемое кратное делителя: О, 2у, 4у.

В элементе И-ИПИ 12 формируется при- 55 знак изменения знака кратного, и с помощью элемента 13 производится присвоение требуемого знака кратному.

Кратное делителя с присвоенным зна49

4 ком поступает на второй вход сумматора 4 и в последнем формируется первый остаток О,. Одновременно в счетчик типа ПДА поступает первый разряд частного.

Аналогичным образом выполняется п циклов. По выполнении последнего

2 цикла с выхода 26 считывается частное. формула изобретения

Устройство для деления чисел, содержащее регистры делимого, делителя и частного, два элемента задержки, сумматор, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ триггер, два элемента 2И-2ИЛИ иэлемент И, причем выход младшего разряда делимого соединен с первым входом элемента И, выход которого соединен с первым информационным входом сумматора, выход суммы которого соединен с входом сдвига регистра делимого, первый тактовый вход устройства соединен с вторым входом элемента И, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с вторым информационным входом сумматора, выход переноса которого соединен с входом первого элемента задержки, выход которого соединен с прямым входом первого элемента И первого элемента 2И-2ИЛИ, инверсный вход которого соединен с первым входом второго элемента И первого элемента 2И-2ИЛИ и является вторым тактовым входом устройства, выход первого элемента 2И-2ИЛИ соединен с входом переноса сумматора, выход младшего разряда регистра делителя соединен с входом сдвига регистра делителя, отличающееся тем, что, с целью повышения быстродействия, в него введены два дополнительных регистра два элемента 2И-2ИЛИ, блок памяти, коммутатор, дополнительный сумматор, дополнительный элемент

И и элемент ИЛИ, при этом выходы первого, второго, третьего, четвертого, пятого и шестого старших разрядов регистра делимого соединены с информационным входом первого дополнительного регистра, выход которого соединен с первым входом блока памяти, второй адресный вход которого соединен с выходом коммутатора, первый и второй информационные входы которого соединены соответственно с прямым и инверсным выходами первого, второго

1287149

20 (I

0 0 1 0 1 0 0 0 0 0 1 1 0

0 0 1 0 1 1 0 0 0 0 1 1 0

0 0 0 0 1 0 0 0 0 1 0 1 0

0 0 1 0 0 0 0 0 0

0 0 0

0 0 0

1 1 1

1 1 1

0 0 0

0 0 0

1 1 1

1 1 1

0 0 0 0 0 0 0 0 0 0

0 0 1 0 0 0 0 1 0 1

0 1 0 0 G 0 1 0 0 i

1 0 0 1 0 1

1 1

1 0

1 1 0 0 0 1 1 0 1 0

1 О 0 0 0 1 1 0 0 !

1 1 0 0 0 1 0 0 0 0

1 0 0 1 0 1 0 1 1 0

0 0 и третьего старших разрядов второго дополнительного регистра, прямой и инверсный выходы знакового разряда которого соединены соответственно с первым и вторым управляющими входами коммутатора, выходы первого, вто рого, четвертого, шестого, седьмого и восьмого разрядов регистра делителя соединены с информационным входом второго дополнительного регистра, вход разрешения записи которого соединен с входом разрешения записи первого дополнительного регистра, с R-входом триггера и третьим тактовым входом устройства, выходы первого и второго старших разрядов регистра делителя соединены . с первыми входами первого и второго элементов И соответственно второго элемента 2И-2ИЛИ, вторые входы которых соединены с первыми входами первого и второго элементов И соответственно третьего элемента 2И-2ИЛИ и первым и вторым выходами блока памяти, третий и четвертый выходы которого соединены с первыми входами первого и второго элементов И соответственно четвертого элемента 2И-2ИЛИ, вторые входы которых соединены соответственно с инверсным и прямым выходами знакового разряда второго дополнительного регистра, выход второго элемента 2И-2ИЛИ соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом четвертого элемента 2И-2ИЛИ, с вторым входом второго элемента И первого элемента 2И-2ИЛИ, и с инвер— сным входом дополнительного элемента И, выход которого соединен с S— входом триггера, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с прямым входом дополнительного элемента

И и выходом элемента 2И вЂ” 2ИЛИ, вторые входы первого и второго элементов И которого являются соответственно четвертым и пятым тактовыми входами устройства, выход суммы дополнительного сумматора соединен с входом сдвига регистра частного и является выходом устройства, выход регистра частного соединен с первым информационным входом дополнительного сумматора, второй информационный вход и вход переноса которого соединены соответственно с выходами элемента ИЛИ и второго элемента задержки, вход которого соединен с выходом перено— са дополнительного сумматора.!

287149

Продолжение таблицы

y y y HI H2 Н3 х у хьюз

И4

0 0 ) 0 1 1 1 О 0 ) 1 0

0 0

1 1

1 0 1 ) О 0 1

0 0

0 1 0

1 О 1 1 О 0

1 1

1 О ) - 1 0 1

1 0 1

1 1 1 1 0 1 0 1

0 1

1 0

0 О . О О 0 0 1 1 1 О 0 0 О

Диа. 2

Составитель Н. Маркелова

ТехредЛ.0лейник Корректор М.

Редактор Ю. Середа

Заказ 7718/52 Тираж 694 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1)3035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

0 0 0

0 0 0

0 1 0

0 1 0

1 О 1

0 ) 0 1 0 1 0 1 1 0

1 1 0 1 0 1 1 0 1

1 0 0 1 1 О 1 1

0 1 1 1 1 1 0 1 1 О

1 0 О 1 1 1 0 1 0 1