Устройство для умножения данных переменной длины

 

Изобретение относитс,я к области вычислительной техники. Целью изобретения является повьшение быстродействия устройства. Устройство содержит регистры множимого 3 и множителя 2, накапливающий сумматор 1, группу одноразрядных умножителей 4, блок управления 5. Для достижения поi (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„SU„, 1291972

А1 (51) 4 G 06 F 7/52

1 !

2 с

1 д

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3906572/24-24 (22) 07.06.85 (46) 23.02.87 Бюл. У 7 (72) А.И.Подгорнов, А.Я.Костинский, А.И.Шугаев и М.П.Орлова (53) 681.325(088.8) (56) Авторское свидетельство СССР

@896617, кл. G 06 F 7/52, 1978.

Авторское свидетельство СССР

И - 769539, кл. С 06 F 7/52, 1977. (54) УСТРОЙСТВО ДЛЯ УИНОЖЕНИЯ ДАННЫХ

IIEPEMEHH0A Длины (57) Изобретение относится к области вычислительной техники. Целью изобретения является повышение быстродействия устройства. Устройство содержит регистры иножимого 3 и множителя 2, накапливающий сумматор 1, группу одноразрядных умножителей 4, блок управления 5. Для достижения по129 ставленной цели в него введены дополнительно счетчик 6, элемент ИЛИ-НЕ 7, регистр константы 8, блок памяти 10, элемент И 9, п/2 групп элементов И.

Сущность изобретения состоит в том, что длина перемножаемых данных может быть различной и ограничивается длиной регистра множимого. Цикл умноже1972 ния состоит из двух шагов, но в отличие от прототипа число циклов может быть уменьшено. Старшая часть результата накапливается в сумматоре, а младшая часть замещает множитель в регистре множителя. 1 з.п. ф-лы, 4 ил., 1 табл.

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах ЭВМ средней производительности.

Целью изобретения является повышение быстродействия.

На фиг.1 изображена схема устройства для умножения данных переменной длины, на фиг.2 — блок управления, на фиг.3 — накапливающий сумматор; на фиг.4 — временная диаграмма работы устройства для умножения.

Устройство для умножения данных переменной длины (фиг.1) содержит накапливающий сумматор 1, регистр 2 множителя, регистр 3 множимого, группу одноразрядных умножителей 4, блок 5 управления, счетчик 6, элемент ИЛИ-НЕ 7, регистр 8 константы элемент 9 И, блок 10 памяти, n/2 групп элементов 11 И (где n — разрядность сомножителей), вход 12 множителя, вход 13 множимого, тактирующий вход 14 устройства, выход 15 результата, вход 16 запуска, выход 17 признака конца операции, вход 18 установки длины множителя, вход 19 установки длины множимого, первый выход 20 блока управления, второй 21, третий 22, четвертый 23, пятый 24 выходы блока 5 выход 25 младшего разряда накапливающего сумматора 1„

Блок 5 управления (фиг.2) содержит первый 26 и второй 27 ТТ-триггеры, первый 28, третий 29, второй 30 элементы И, элемент НЕ 31, первый 32 и второй 33 элементы ИЛИ.

Накапливающий сумматор 1 (фиг. 3) содержит сумматор 34, регистр 35, элемент 36 НЕ, коммутатор 37, элемент 38 И.

Множимое заносится в старшие п разрядов регистра 3 множимого. Младший разряд (разряд и+ 1) регистра 3 множимого является вспомогательным. а

5 Одноразрядный умножитель 4 представляет собой ПЗУ, формирующее на выходе двухразрядное произведение.

Длина множителя заносится в счетЮ чик 6, длина множимого — в регистр 8 константы.

Длина множимого может быть величиной переменной и меняться в диапазоне от 1 до и.

Множимое заносится в регистр 3 множимого выровненным по правой границе. Если длина множимого меньше и, то в старших его разрядах должны быть нули, иначе произведение будет неверным. В устройстве необходимое число нулевых старших разрядов задается элементами И 11 под управлением блока 10, выполняющего преобразование кода.

Каждая группа элементов И 11 содержит 2К элементов И. К элементов И 11 каждой группы пропускают старший разряд произведения, а другие К элементов И 11 пропускают младший разряд произведения, сформированного соответствующим данной группе одноразрядным умножителем 4.

Общее число групп элементов И 11 соответствует числу одноразрядных

35 умножителей и равно п/2.

Каждой группе элементов И 11 соответствует отдельный выход блока 10 памяти. Блок 10 представляет собой

ПЗУ, адресом которого является код длины множимого, который хранится в регистре 8 константы. ПЗУ кодируется в соответствии с таблицей.

1291972

Младший

Код длины мно

Разряды ПЗУ разряд кода длип/2-2 n/2-1

n/2

3 4 жимого (беэ млад— шего разряда) ны мно жимого

О 0 0

О 0 О О

00 О 0 О

О О О О

О

О

О О О

О О О

О О О

О 1 1

1...10

1 1 1,...

1 1 1

1 1 1

11.. 11

11..11

00..00

00..00

00 ..01

00..01

00.. 1О

00.. 10

00.. 11

1 ° - ° 10

Умножение множимого на разряд множителя осуществляется эа два шага.

На первом шаге на цифру множителя умножаются младшие разряды двухразрядных регистров, содержащих множимое. Результат умножения складывается на накапливающем сумматоре с промежуточным произведением. В конце этого шага осуществляется сдвиг вправо на один разряд регистра 3 множимого.

На втором шаге на ту же цифру множителя умножаются старшие разряды двухразрядных регистров, содержащих множимое, которые в результате сдвига вправо помещаются в позиции младших разрядов. Разряд и в результате сдвига попадает в разряд n+1 который выполняет функцию буферного регистра для младшего разряда множимого.

Новое произведение складывается со сдвинутым вправо на разряд частичным произведением, хранящимся на накапливающем сумматоре 1.

В конце второго шага осуществляется сдвиг влево регистра 3 множимого на одну цифру. В результате сдвига множимое занимает первоначальную позицию в регистре 3 множимого. Одновременно со сдвигом множимого осуществляется сдвиг регистра 2 множителя на один разряд вправо. В результате сдвига на одноразрядные умножители 4 подается очередная цифра множителя, а в освобождающуюся позицию вдвигается младший разряд произведения из йакапливающего сумматора 1. Окончательное произведение хранится на накапливающем сумматоре 1 (старшая часть произведения) и на регистре 2 множителя (младшая часть произведения ) .

Устройство для умножения работает следующим образом.

По сигналу, поступающему на вход

16 запуска, и по заднему фронту синхроимпульса с входа 14 синхронизации устанавливается в "1" первый

ТТ-триггер 26, который совместно с элементами KIH 32 и 33 устанавливает режим занесения в регистр 2 множителя, регистр 3 множимого, счетчик 6, регистр 8 константы, а также устанав,лив,ает в "О" регистр 35. Следующий

1972

5 129 синхроимпульс с входа 14 синхронизации осуществляет занесение информации в регистры 2,3 и 8 и счетчик 6.

Им же осуществляется установка в " 1" триггера 27 через элемент И 28.

Триггер 27 работает в режиме IK-триггера. Если сигнал с входа 16 запуска оказался ко второму синхроимпульсу сброшен, то по заднему фронту этого синхроимпульса осуществляется установка в 0", первого ТТ-триггера 26. В противном случае режим занесения будет продолжен до тех пор, пока сигнал с входа запуска не будет .снят. В силу этого необходимо, чтобы информация на входах 12,13,18 и 19 держалась дольше сигнала на входе 16 запуска. До тех пор, пока не сбросится первый ТТ-триггер 26, будет подтверждаться установка в "1" второго ТТ-триггера 27.

После сброса первого ТТ-триггера 26 второй ТТ-триггер 27 через элементы И 29 и 30, ИЛИ 32 и 33 под управлением счетчика, б элемента

ИЛИ-НЕ 7 и инвертора 31 задает для регистра 3 множимого режим сдвига вправо на один разряд, а для регистра 2 множителя и счетчика 6 задается режим хранения. Очередной синхроимпульс осуществляется по заднему фронту занесения в регистр 35 первого частичного произведения, сложенного с нулевым содержимым регистра 35.

Этот же синхроимпульс по заднему фронту переводит триггер 27 в "О", что определяет для регистра 3 множимого режим сдвига влево, а для регистра 2 множителя — режим сдвига вправо. Для счетчика 6 задается режим вычитания.Для накапливающего сумматора 1 задается режим сложения очередного частичного произведения со сдвинутым вправо на один разряд. Подача на сумматор 34 сдвинутой информации осуществляется через коммутатор 37, под управлением инвертора 36.

Очередной синхроимпульс осуществляет своим задним фронтом сдвиг влево на один разряд регистра 3 мно. жимого. Регистр 2 множителя по заднему фронту синхроимпульса осуществляет сдвиг вправо на один разряд, при этом в освободившийся старший разряд регистра 2 множителя заносится младший разрядрегистра 35,которыйтакже по заднему фронту синхроимпульса осуществляет запись новой суммы.

Счетчик 6 по заднему фронту этого синхроимпульса осуществляет вычитание "1", триггер 27 устанавливается в "1"„ Тем самым осуществля5 ется подготовка устройства к очередному циклу.!

Умножение выполняется до тех пор, пока счетчик б не установится в "0".

f0 В этом случае через элемент ИЛИ-HE 7 и инвертор 31 блокируются элементы И 29 и 30, в результате чего для регистров 2 и 3 и счетчика 6 устанавливается режим хранения, а в на15 капливающем сумматоре 1 блокируется элемент И 38, запрещающий подачу синхроимпульсов на регистр 35.

Одновременно с выхода элемента

ИЛИ-НЕ 7 выдается признак заверше20 ния операции умножения.

Формула и з обретения

1. Устройство для умножения дан25 ных переменной длины, содержащее регистр множителя, регистр множимого, накапливающий сумматор, группу одноразрядных умножителей, блок управления, причем входы множимого и

30 множителя устройства являются информационными входами регистров множимого и множителя соответственно, так,тирующий вход устройства является тактирующим входом блока управления и соединен с тактирующими входами регистров множимого и множителя и на— капливающего сумматора, выход которого является выходом старших разрядов результата устройства, выход регист4Q ра множителя является выходом младших разрядов результата устройства, i-выходы (i-2 4 п-2 и где ив разрядность множимого) регистра множимого соединены с первыми входами

45 и/2 одноразрядных умножителей группы, вторые входы которых соединены с выходом младшего разряда регистра множителя, о т л и ч а ю щ е е с я тем, что, с целью повышения быстро5Q действия устройства, введены счетчик, регистр константы, блок памяти, и/2 групп элементов И, элемент ИЛИ-НЕ . и элемент И, накапливающий сумматор содержит сумматор, регистр, комму55 татор, элемент ИЛИ-НЕ и элемент И, причем вход запуска устройства является входом запуска блока управления, информационный вход счетчика является входом установки длины множителя

1291972 устройства, информационный вход регистра константы является информационным входом установки длины множимого устройства, тактирующий вход кото- . рого соединен с тактирующими входами регистра константы и счетчика и первым входом элемента И накапливающего сумматора, выход младшего разряда регистра константы соединен с первым входом элемента И, выход которого соединен с младшим разрядом адресного входа блока памяти )-й выход которого (где

j=1,2, ° .,n/2) соединен с первыми входами j-й группы элементов И, вторые

15 входы которых соединены с выходами

j-x одноразрядных умножителей группы,выходы элементов И j-й группы соединены с входами первого слагаемого сумматора, выход которого соединен с информационным входом регист20 ра накапливающего сумматора, выходы к-х и (к-1)-х разрядов которого (где к=2,3,...,n+1) соединены соответственно с первым и вторым информационными входами коммутатора, выход которого соединен с входом второго слагаемого сумматора, группа выходов счетчика соединена с группой входов элемента ИЛИ-HE выход которого соединен с входом конца операции блока управления и является выходом признака конца операции устройства, группа выходов старших разрядов регистра константы соединена с группой

35 входов старших разрядов блока памяти, первый выход блока управления соединен с входами разрешения записи счетТ чика, регистров константы и множителя, и входом сброса регистра накапливающего сумматора, второй выход блока управления соединен с входом разрешения записи регистра множимого, входом разрешения счета счетчика, входом разрешения сдвига регистра 45 множителя, входом элемента ИЛИ-НЕ накапливающего сумматора и первым управляющим входом коммутатора, второй управляющий вход которого соединен с выходом элемента ИЛИ-НЕ накапl ливающего сумматора, третий выход блока управления соединен с входом разрешения сдвига регистра множимого, четвертый выход блока управления соединен с вторым входом элемента И, пятый выход блока управления соединен с вторым входом элемента И накапливающего сумматора, выход которого соединен с входом разрешения записи регистра накапливающего сумматора, младший разряд которого соединен с входом сдвига регистра множителя.

2, Устройство по п.l о т л ич а ю щ е е с я тем, что блок управления содержит два триггера, три элемента И, два элемента ИЛИ и элемент НЕ, причем тактирующий вход блока соединен с тактирующими входами первого и второго триггеров и первым входом первого элемента И, выход которого соединен с S-входом второго триггера, прямой выход которого соединен с первым входом второго элемента И, выход первого триггера является первым выходом блока управления и соединен с вторым входом первого элемента И и первыми входами первого и второго элементов ИЛИ инверсный выход второго триггера соединен с информационным входом второго триггера и первым входом третьего элемента И, выход которого соеди- нен с вторым входом первого элемента ИЛИ, выход которого является вторым выходом блока управления, вход конца операции блока соединен с вхо-. дом элемента НЕ, выход которого соединен с вторыми входами второго и третьего элементов И, выход второго тлемента ИЛИ является третьим выходом блока управления, выход второго элемента И соединен с вторым входом второго элемента ИЛИ и является четвертым выходом блока, вход запуска блока является информационным входом первого триггера, выход элемента НЕ является пятым выходом блока управления.

j 291972

О

27

83

7

Составитель Н.Маркелова

Редактор Н.Лазаренко Техред В.Кадар Корректор M.Немчик

Заказ 265/47 Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r, Ужгород, ул. Проектная, 4