Устройство для деления

 

Изобретение относится к области вычислительной техники. Целью изобретения является увеличение быстродействия устройства для деления. Для постижения цели устройство сор.ержит регистры делимого и делителя три матрии}: умножения, два блока преобразования прямого кода в дополнительный и блок преобразования прямого кода в обратный и два сумматора. Причем выход старшего разряда регистра целителя соединен с входом знакового разряда блока преобразования прямого кода в обратный. Выходы (n-l)-ro младших разрядов регистра делителя (где п-разрядность операндов) соединены с входами блока преобразования прямого кода в обратный, младший разряд блока преобразования прямого кода в обратный Q а соединен с входом логического нуля устройства. 2 ил. сл N5 QO СО 00

СОЮЗ СО8ЕТСНИХ

СОЦИАЛИСТ ИЧЕСНИХ

РЕСОУБЛИН (5Н 4 С 06 Р 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

00 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

И А BTGPCH0MY СВИДЕТЕЛЬСТВУ (21) 3947218/24-24 (22) 23.08.85 (46) 23.02.87. Бюл. и - 7 (71) Институт кибернетики им. В.M.ÃëóøêîBà (72) В.К.Белик и Н.И.Коновалова (53) 681.325(088.8) (56) Авторское свидетельство СССР

В 991417, кл. С 06 F 7/52, 1981.

Авторское свидетельство СССР по заявке В 3773172 24, кл. С 06 F 7/52, 1984. (54) УСТРОЙСТВО Д 1Я ДЕЛЕНИЯ (57) Изобретение относится к области вычислительной техники. Целью изобретения является Увеличение быстродействия устройства для деления. Для

„„SU, 1291973: —.— —, 1. достижения цели устройство содержит регистры делимого и делителя, три матрицы умножения, два блока преобразования прямого кода в дополнительный и блок преобразования прямого кода в обратный и два сумматора. Причем выход старшего разряда регистра делителя соединен с входом знакового разряда блока преобразования прямого кода в обратный. Выходы (n-1)-го младших разрядов регистра делитсля (где и-разрядность операндов) соединены с входами блока преобразования прямого кода в обратный, младший разряд блока преобразования прямого кода в обратный соединен с входом логического нуля устройства. 2 ил.! 129197

Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих процессоров цифровой обработки сигналов и арифметических устройств быстродействующих цифровых и комбинированных вычислительных машин. .Целью изобретения является увеличение быстродействия °

На фиг, 1 показана структурная схема устройства для деления; на фиг.2— графическая иллюстрация получения Ч(а), Устройство для деления содержит регистр 1 делимого, регистр 2 делителя, первую 3, вторую 4 и третью 5 матрицы умножения, первый 6 и второй

7 блоки преобразования прямого кода в дополнительный, первый 8 и второй

9 сумматоры, блок 10 преобразования прямого кода в обратный, вход 11 логического нуля, входы 12 и 13 делимого и делителя соответственно, вход

14 логической единицы. 25

В устройстве непрерывным способом рЕализуется итерационный. процесс согласно уравнению х ""= -(а Ч(а) — 1) х " + Ь. ч (а), где Ь вЂ” делимое; а — делитель. 30

Устройство работает следующим образом.

Одновременно подаются на регистры 1 и 2 делимое и делитель — два двоичных числа в нормализованной форме.

После занесения в регистр 2 значения делителя а (двоичного числа в нормализованной форме) и-разрядный код с выхода этого регистра поступа- 4р ет на первые входы третьей матрицы умножения 5 и со сдвигом входного кода на один разряд в сторону старших разрядов на входы блока 10. С помощью соответствующей коммутации выходов регистра 2 с входом блока 10 нормализованное число а вида О, 1ххх превращается в число вида 1,хххО.

Блок 10 преобразования прямого кода в обратный превращает число вида 1,хххО в число вида 1,ххх1.

B результате получаем код (а)

=.L2 y) где --- à <1 — нормализооБи 2 ванное число, представленное двоичным кодом в виде а = а а а — а„.

Тогда (2 а) = а,,а,а ...«а„О =

1,а а ...а 1, где а = 1-а (фиг.2) .

Поступившие йа первые входы третьей матрицы 5 умножения значения кода а перемножаются на ней со значением

e(a), поступившим на второй вход третьей матрицы 5 умножения. Старшие (n+2) разряда кода произведения { а .

u (à))ñ выхода третьей матрицы 5 умножения поступают на первый вход второго сумматора 9, где происходит сложение этого кода с единицей, поступающей на один из вторых входов первого сумматора,, соответствующий старшему разряду.

В результате на выходе второго сумматора 9 получаем значение кода, равное а q(a) — 1.

Если полученное на втором сумматоре значение разницы (а ч(а) — 1) положительное, то значение двух старших из n + 3 разрядов на выходе второгю сумматора 9 будет равно 10, а если отрицательное, то 01. Эти два старших разряда в качестве стробирующих поступают на два входа управления первого 6 и второго 7 блоков преобразования прямого кода в дополнительный. Если код 10, то на выходе первого. блока преобразования прямого кода в дополнительный будет тот же код, что и на входе, а на выходе второго — дополнительный к входному код.

Обратная ситуация наблюдается при коде 01.

На выходе второй матрицы 4 умножения получается значение произведения прямого кода а q(à) — 1 на код () х, которое в зависимости от значе ний двух старших разрядов 01 или 10 второго сумматора поступает на вторые и + 2 входы первого сумматора 8 или без изменения, или с образованием входного кода на дополнительчый.

Если а Ч (а)> 1, например à V(a)

1,хххх, то (а (а) — 1) положительное число. В этом случае на выходе сумматора 9 получаем а ч (а) + 1 — 10, ххх, где значение двух старших разрядов кода x х = 10.

Здесь учитывается перенос в старший разряд х сумматоров 8 и 9 при о сложении разрядов х

На выходе первой матрицы 3 умножения получается значение произведения Ь (а), которое поступает на первые и + 2 входы первого сумматора 8.

На первом сумматоре получается сумма — а(y(a) — 1) х " + Ь. ч<, а) =х "" .

Полученное на и + 2 выходах первого сумматора 8 значение суммы в качес1? 91973 тве х поступает íà n + 2 вторые входы второй матрицы 4 умножения.

Таким образом, после подачи кодов делимого и делителя на соответствующие регистры происходит их предвари- 5 тельное преобразование и умножение на первой 3 и третьей 5 матрицах умножения, после чего возникает итерационный процесс, в котором участвуют вторая матрица 4 умножения, первый 6 и второй 7 блоки преобразования прямого кода в дополнительный и первый сумматор 8.

По истечении переходных процессов в устройстве на выходе первого сумма- 15 тора 8 формируется результат, равный частному от деления.

Формула изобретения

Устройство для деления, содержащее регистры делимого и делителя, три матрицы умножения, два блока преобразования прямого кода в дополнительный, блок преобразования прямого кода в обратный и два сумматора, причем входы делимого и делителя соединены с информационными входами регистров делимого и делителя соответственно, выход регистра делимого сое- о динен с первым информационным входом первой матрицы умножения, выход которой соединен с первым информационным входом первого сумматора, первый информационный вход второй матрицы ум- 35 ножения соединен с выходом первого сумматора и является выходом результата устройства, выход регистра делителя соединен с первым информационным входом третьей матрицы умножения

1 второй информационный вход которой соединен с вторым информационным входом первой матрицы умножения и выходом блока преобразования прямого кода в обратный, выход третьей матрицы умножения соединен с первым информационным входом второго сумматора, выход которого соединен с информационным входом первого блока преобразо- вания прямого кода в дополнительный, выход которого соединен с вторым информационным входом второй матрицы умножения, выход которой соединен с информационным входом второго блока преобразования прямого кода в дополнительный, выход которого соединен с вторым информационным входом первого сумматора, старший разряд второго информационного входа второго сумматора является входом логической единицы устройства, выходы двух старших разрядов второго сумматора соединены с управляющими входами первого и второго преобразователей прямого кода в дополнительный, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия, выход первого разряда регистра делителя соединен с входом знакового разряда блока преобразования прямого хода в обратный, -й информационный разряд которого (где

1,2,...,n, n — разрядность сомножителей) соединен с выходом (i+1,)-го разряда регистра делителя, вход n-ro информационного разряда блока преобразования прямого кода в обратный соединен с входом логического нуля устройства.

1291973

tr, аоо

1Пппп

1, 111

1ПР

flan

1 1Ю Р0

1 0!а Я/

011

0, т/ Р Ю1 9 10/1 0110

Фиг Г

Составитель Н.Маркелова

Редактор Н.Лазаренко Техред В.Кадар Корректор Н.Король

Заказ 265/47 Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4