Конвейерное устройство для деления
Изобретение позволяет расширить функциональные возможности устройства для деления больших массивов чисел с фиксированной запятой за счет обеспечения возможности обработки чисел с плавающей запятой без ухудшения производительности. В каждом 1 i 34 Гд1 / у i СП 1 ... tT такте работы устройства мантиссы f,очередных операндов Мд и Мц и их порядки PQ и Pg фиксир тся в регистрах 5-8. В следующем такте Мд и М. поступаю г непосредственно на входы первого из п вычислительных блоков 11 (п - разрядность мантисс), в которых вычисляется мантисса частного М, Ма П методом деления с вос- - й становлением остатка, а Р, и Р на вычитатель 9, с которого порядок частного Pg PQ - Ре передается по регистрам 14 всех вычислительных блоков. В последнем из них при необходимости выполняются нормализация Kg коммутатором 18 и коррекция Р сумматором 19. Такт работы и производительность устройства при этом не изменяются. 1 ил. СЛ tt
союз советских
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (292 (22) Ai (522 4 С 06 F 7 52
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
Н ABTOPCHOMV СВИДЕТЕЛЬСТВУ с
ФФ
Ю
ГОСУДАРСТЕЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3968719/24-24 (22) 18. 10 ° 85 (46) 15.03. 87. Бюл. Р 10 (72) В.И.Рябко, Г.И.Луцкий, А.И.Апейкин и С.В.Аксененко (53) 681.325(088.8) (56) Авторское свидетельство СССР Р 705447, кл. G 06 Р 7/52, 1976.
Авторское свидетельство СССР
Ф 898425, кл. С 06 F 7/52, 1980. (54) КОНВЕЙЕРНОЕ УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобретение позволяет расширить функциональные воэможности устройства для деления больших массивов чисел с фиксированной запятой за счет обеспечения возможности обработки чисел с плавающей запятой без ухудшения производительности. В каждом такте работы устройства мантиссы ,,очередных операндов Ма и М и их порядки Ра и Р фиксируются s регистрах 5-8. В следующем такте Ио и
М поступают непосредственно на sxoв ды первого из и вычислительных блоков 11 (n — разрядность мантисс), в которых вычисляется мантисса частного М вЂ” методом деления с восМа
4 с М становлением остатка, à P и Р на вычитатель 9, с которого порядок частного Рс = P — Рв передается по регистрам 14 всех вычислительных блоков. В последнем иэ иих при необходимости выполняются нормализация
Yiñ коммутатором 18 и коррекция Рс сумматором 19. Такт работы и производительность устройства при этом не изменяются. 1 ил.
1297037
Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах высокой производительности для деления больших массивов чисел в формате с плавающей запятой.
Цель изобретения — расширение функциональных возможностей устройства за счет деления массивов чисел в формате с плавающей запятой.
На чертеже представлена функциональная схема конвейерного устройства для деления.
Устройство содержит входы 1-4 мантиссы делимого, порядка делимого, мантиссы делителя и порядка делителя, регистры 5-8 мантиссы делимого, порядка делимого, мантиссы и порядка делителя, вычитатель 9 порядков, группу элементов НЕ 10, и и вычислительных блоков 11, — 11„ (п — разрядность с брабатываемых мантисс), каждый из которых содержит регистры 12-14 делимого делителя и порядка частноУ
25 го, сумматор 15, (и-1) вычислительных блоков 11< — 11„,, кроме последнего содержат коммутатор 16 и регистр
17 частного, и-й вычислительный блок
11„ содержит коммутатор 18, сумматор
19 порядка, элемент 20 ИСКЛЮЧАЮЩЕЕ
ИЛИ, выходы 21-23 мантиссы частного, порядка частного и переполнения порядка, вход 24 логического "0".
Устройство работает следующим образом. 3S
Деление выполняется по формуле.
PA-Pq
6=M 2= — "-2
С где М, М, M — мантиссы делимого, щ д в с делителя и частного соответственно, PA, P, Рс — порядки делимого, делителя и частного соответственно. 45
Мантиссы операндов и результата представлены в прямом коде со знаком, порядки — в дополнительном коде. Процесс деления для каждой пары чисел, включая округление, длится (и+1) 50 тактов.
В первом такте по фронту синхроимпульса в регистры 5, 6, 7 и 8 поступают с входных шин мантиссы и порядки делимого и делителя соответственно. Мантиссы должны быть нормализованы:
2 Ìñ,1
На вычитателе 9, имеющем дополнительный знаковый разряд, образуется разность порядков (P — P ) в модифициА в рованном дополнительном коде, которая по фронту второго тактового импульса записывается в регистр порядка частного 14 первого вычислительного блока 11<.. Одновременно в регистр 12 этого блока заносится мантисса делимого, а в регистр 13 — проинвертированная элементами НЕ 10 мантисса делителя. В последующие (n-!) тактов в вычислительных блоках 11 конвейера выполняется деление мантисс с восстановлением остатка. В каждом такте из частичного остатка, поступающего из регистра 12, на сумматоре 15 вычитается делитель (на входе переноса сумматора 15 постоянно присутствует "1"). Если остаток получился положительный, т.е. в знаковом разряде сумматора 15 — "0", то разряд частного равен "1", он поступает в младший разряд регистра 17 частного.
Новый остаток с выходов сумматора проходит через коммутатор. Если остаток отрицательный, разряд частного равен нулю, и через коммутатор передается первоначальный остаток из регистра 12 (в первом блоке 11< это делимое), т.е. происходит восстановление остатка. В следующем такте информация с выхода коммутатора 16 переписывается в регистр 12 следующего блока со сдвигом влево íà один разряд, делитель передается в регистр
23, а порядок частного — в регистр
14 следующего блока 11 без изменения. В этом же такте записывается очередная цифра частного в последний разряд регистра 17 того же блока.
При передаче частного в следующий блок оно сдвигается влево на один разряд.
В последнем п-м блоке 11„ вычисляется последняя цифра частного и производится его нормализация.
TàK. как. М и М нормализованы, то
1 и+< — 2 с Следовательно, нарушение нормализации может произойти только влево и только на один разряд. В этом случае в старшем разряде регистра частного 17 (n-1)-го блока присутствует которая вызывает передачу частного с регистра 17 через коммутатор 18 без сдвига, что гоответствует 1297037 сдвигу мантиссы результата вправо на I разряд, и прибавление единицы к порядку частного на сумматоре 19. При отсутствии нарушения нормализации на выход коммутатора.18 частное из регистра 17 передается со сдвигом влево и с новой цифрой в младшем разряде, а порядок частного не изменяется, т.к. к нему прибавляется "9". Мантисса частного выдается на шину 21, а порядок — на шину 22. В том случае, если в результате операций над порядком частного в вычитателе 9 и сумматоре 19 произойдет его положительное или отрицательное переполнение, оно фиксируется элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 20, выдающим единичный сигнал по шине переполнения порядка 23 в управляющую ЭВМ. Знак частного определяется путем сложения по модулю двух знаковых разрядов делимого и делителя (на чертеже не показаны). формула и з обретения Конвейерное устройство для деления, содержащее регистры мантиссы делимого и делителя, п вычислительных блоков (где n — разрядность ман30 тисс операндов), группу иэ и элементов НЕ, каждый i-й вычислительный блок (где i = 1,2,..., n — - 1) содержит регистры делимого, делителя и частного, сумматор и коммутатор, и-й вычислительный блок содержит регистры делимого и делителя и сумматор, причем входы мантиссы делимого и делителя устройства являются входами соответственно регистров мантис40 сы делимого и делителя, выход 1-го разряда регистра мантиссы делителя (где j = 1, 2, ..., n) соединен с входом j-го элемента НЕ группы, вы45 ход которого соединен с входом j-го разряда регистра делителя первого вычислительного блока, вход регистра делимого которого соединен с выходом регистра мантиссы делимого, выходы 50 регистров делимого и делителя j-го вычислительного блока соединены соответственно с первым и вторым информационными входами сумматора j-го вычислительного блока, выход регист55 ра делителя i-го вычислительного блока соединен с входом регистра делителя (i+1)-ro вычислительного блока, выход регистра делимого i-го вычислительного блока соединен с первым информационным входом коммутатора i ãî вычислительного блока, второй информационный вход которого соединен с выходом информационных разрядов сумматора х-го вычислительного блока, прямой выход знакового разряда которого соединен с управляющим входом коммутатора i — ro вычислительного блока, выход j ãî разряда которого соединен со входом (j 1)-го разряда регистра делимого (i+1)-ro вычислительного блока, инверсный выход знакового разряда сумматора i-го вычислительного блока соединен с входом i ãî разряда регистра частного i-го вычислительного блока, входы k — x старших разрядов (где k = 1,2, i-1) 1-го вычислительного блока (где 1 = 1,2,п — 1) соединены с выходами k-x разрядов регистра частного (1-1)-ro вычислительного блока, о тл и ч а ю щ е е с я тем, что, с целью расширения функционачьных возможностей устройства за счет обработки массивов чисел в формате с плавающей запятой, в него введены регистры порядков делимого и делителя, вычитатель порядков, в каждый j-й вычислительный блок введен регистр порядка частного, в п-й вычислительный блок введен коммутатор, сумматор порядков и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем входы порядков делимого и делителя устройства являются соответственно входами регистров порядка делимого и делителя, выходы которых соединены с входами соответственно уменьшаемого и вычитаемого вычитателя порядков, выход которого соединен с входом регистра порядка частного первого вычислительного блока, выход регистра порядка частного i.-го вычислительного блока соединен с входом регистра порядка частного (i+1)го вычислительного блока, выход регистра порядка частного п-ro вычислительного блока соединен с первым информационным входом сумматора порядков, второй информационный вход которого соединен с входом логического нуля устройства, выход j-го разряда регистра частного (п-1)-го вычислительного блока соединен с j-м разрядом первого информационного входа и с (j-1) разрядом второго ин-. формационного входа коммутатора п-го вычислительного блока, управляющий 1297037 Составитель Н.Маркелова Техред М.Ходанич Корректор М.Демчик Редактор Л.Повхан Заказ 781/51 Тираж 673 BRHHIIH Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5 Подписное Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4 вход которого соединен с выходом старшего разряда регистра частного (и-1)"го вычислительного блока и входом переноса сумматора порядков, выход которого является выходом порядка частного устройства, инверсный выход знакового разряда сумматора п-го вычислительного блока соединен с и-и разрядом второго информационного входа комммутатора и-го вычисли- . тельного блока, выход которого является выходом мантиссы частного устройства, выходы двух знаковых разря5 дов сумматора порядка соединены с первым и вторым входами элемента ИСЮПОЧАЮЩЕЕ ИЛИ, выход которого явля-. ется выходом признака переполнения порядков устройства. 
