Шифратор

 

Изобретение относится к автоматике и вычислительной технике и может использоваться в авто.матизированных системах управления и контроля. Целью изобретения является расширение функциональных возможностей шифратора. Он используется не только для фиксации появления сигнала, но и для преобразования в код уровня и селекцию по величине входных сигналов па его шинах. Поставленная цель достигается тем, что в устройство вводятся компараторы 1-3, элементы И 4-6, генератор тактовых импульсов 22, дополнительный элемент И 23, реверсивный счетчик 24, цифроаналоговый преобразовате,яь 25, дополнительный дешифратор 26, блок сравнения 27, регистр эталонных кодов 28. Изобретение позволяет увеличить достоверность обрабатываемой информации за счет сравнения ее с эталонными значениями, что исключает прием недостоверной информации. ил. ,29, (С N5 СО ас ас Го 32 33 30 31

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTXPblTHA (61) 590825 (21) 3968967!24-24 (22) 22.! 0.85 (46) 23.03.87. Бюл. № 11 (72) А. H. бялик и A. В. Жеребцов (53) 681.327.6 (088.8) (56) Авторское свидетельство СССР № 590825, кл. G 11 С !1/06, 1978. (54) ШИФРАТОР (57) Изобретение относится к автоматике и вычислительной технике и может использоваться в автоматизированных системах управления и контроля. Целью изобретения является расширение функциональных возможностей шифратора. Он используется не

„„Я0„„1298801 А 2 (51) 4 G ! С !1) 06, Н 03 М 7) 28 только для фиксации появления спгHHëû, но и для преобразования в ко 1 уровня и селекцию по величине входных сигналов на его шинах. Поставленная цель достигается тем, что в устройство вводятся компараторы 1- 3, элементы И 4 — 6, генератор тактовыx импульс»)B 22, дополнительный элемент И 23, реверсивный счетчик 24, цифроаналоговый пр»образователь 25, доно,лнительный д»шифратор 26, блок сравнения 27, регистр эталонных кодов 28. Р(зобре-.ение позволяет увеличить достоверность обрабатываемой информации за счет сравнения ее с эталонными значениями, что искгпочает прием недостоверной информации. 1 ил.

129880!

Изобретение относится к вычислительной технике, может быть использовано в автоматизированной системе управления, контроля и обработки информации и является усовершенствованием изобретения 10 авт. св. . и 590825.

Цель изобретения — расширение функциональных возможностей шифратора, а именно возможность его использования не только для фиксирования факта появления сигнала, но и для преобразования в код уровня и селекцию по величине входных сигналов на его шинах.

На чертеже изображена схема шифратора (для трех ячеек памяти).

Г11ифратор содержит компараторы 1 — 3, элементы И 4---6, ячейки 7 --9 памяти, элементы 0 — 12 считывания, формирователи

13- — !5 входных сигналов, дешифратор !6, формирователи !7 — 19 сигнала сброса, элементы ИЛИ 20 — 21, генератор 22 тактовых им пульсов, дополнительный элемент И 23, реверсивн11й счетчик 24, 1ифроаналоговый преобразователь 25, дополнительный дешифратор 26, блок 27 сравнения, регистр 28 эталонных кодов с входами 29-31 и входами 32 и 33.

Шифратор работает следующим образом.

Входные сигналы поступают i13 один из входов компараторов 1 — 3, на другие входы которых поступает ступенчатое линейно изменяющееся напряжение с выхода цифроаналогового преооразователя 25. Каждый компаратор имеет входной сигнал с двумя сОстОяниям и. ВыхО чной сигнал ком паратОра принимает первое состояние, если входной аналоговый сигнал больше, чем сигнал на выходе цифроаналогового преобразовате IB 25, а если в: одной аналоговый сигнал меньше, чем сигнал на выходе цифроаналогового преобразователя 25, то выходной сигнал компаратора принимает второе состояние, т. е. на выходе компаратора в момент равенства уровня выходного сигнала с уровнем сигнала с выхода цифроаналогового преобразователя 25 происходит перепад выходного сигнала компаратора из первого состояния во второе и наоборот. При наличии разрешающего сигнала на вторых входах элементов И 4 — 6 ячейки 7 — 9 памяти фиксируют этот перепад и выходными сигналами открывают элементы 10 — 12 считывания. При подаче сигнала на шину «Разрешение считывания» 31, он проходит через элемент 10 считывания и поступает на формирователь входных сигналов 13. Выходной сигнал с формирователя 13 подается на дешифратор 16 и формирователь 17 сигнала сброса. На дешифраторе 16 сигнал превращается в код адреса ячейки 7 памяти и поступает с выхода дешифратора на выход шифратора.

Сигнал с выхода формирователя 17 сигнала сброса поступает на вход ячейки 7 па5 1G !

2О

БО

55 мяти и устанавливает ее в состояние «О».

Сигнал считывания с шины «Разрешение считывания» 3! через элементы 11 и 12 считывания не проходит, так как они закрыты запрещающим сигналом, поступающим на один из их входов.

После установки в «О» ячейки 7 памяти элемент 11 считывания открывается и сигнал с шины «31 проходит через формирователь 14 и 18 и дешифратор 16 аналогично сигналу от элемента 7 считывания. После считывания адреса ячейки 8 памяти происходит аналогичный процесс считывания адреса ячейки 9 памяти.

Если на ячейку памяти входной сигнал не поступает, соответствующий элемент считывания не открывается и код адреса соответству1ощей ячейки памяти на выходе дешифратора 16 отсутствует.

Таким образом, перепады с выхода компараторов преобразуются в коды адресов я реек памяти и указанные коды выдаются с ш ифратора.

Генератор 22 тактовых импульсов выдает последовательность импульсов через дополнительный элемент И 23 на вход реверсивного счетчика 24, который производит суммирование или вычитание входных импульсов в зависимости от сигналов, выдаваемых. дополнительным шифратором 26.

Дополнительный дешифратор 26 настроен на два состояния, реверсивного счетчика 24, соответствующих числам «О» и U < .

При числе, равном «О», дополнительный, дешифратор 26 выдает сигнал на реверсивный счетчик 24, обеспечивающий суммирование входных импульсов, а при числе, равном U<, — вычитание входных импульсов из результата, зафиксированного в реверсивном счетчике 24. 1, соответствует максимальной величине уровня напряжения, выдаваемого цифроаналоговым преобразователем 25. Коды числа, фиксирующиеся реверсивным счетчиком 24, выставляются на выход шифратора с шины 33 в виде параллельных потенциальных кодов, несущих информацию об уровне входных сигналов на входах шифратора. Эти же коды подаются Н3 вход цифроаналогсвого преобразователя 25 и обеспечивают выдачу с него ступенчатого линейно-изменяющего напряжения, которое увеличивается при суммировании входных импульсов или уменьшается при вычитании входных импульсов из числа U, реверсивным счетчиком 24.

Коды чисел, фиксирующиеся реверсивным счетчиком 24, подаются на первый вход схемы 27 сравнения, где производится сравнение по абсолютной величине с эталонным кодом, выдаваемым с регистра 28 эталонных кодов. Эталонный код записывается в регистр 28 эталонных кодов в виде параллельного кода с входной шины 30.

1298801

Формула изобретения

Составитель И. Геворкова

Редактор А. Сабо Техред И. Верес Корректор М. Самборская

Заказ 751/54 Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1! 3035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

При величине кода числа с реверсивного счетчика 24 меньшем по абсолютной величине эталонного кода, блок сравнения 27 не выдает разрешающий сигнал на первые входы соответствующих элементов И 4 — 6, запрещая прохождение сигналов компараторов 1 — 3 на вход ячеек 7 — 9 памяти, осуществляя селекцию по уровню выходных сигналов шифратора.

При величине кода числа с реверсивного счетчика 24 большем или равным по абсолютной величине эталонного кода, блок сравнения 27 выдает разрешающий сигнал на первые входы соответствующих элементов И 4 — 6, разрешая прохождение сигналов на вход ячеек 7 — 9 памяти.

В момент равенства уровней одного или нескольких входных сигналов величина напряжения, выдаваемого цифроаналоговым преобразователем 25, с одного или нескольких компараторов 1 — 3 снимаются перепады выходных сигналов, которые при наличии 20 разрешающего сигнала с блока 27 сравнения на первых входах соответствующих элементов И 4 — 6 фиксируются ячейками 7 — 9 памяти, и сигналы, снимаемые с них через элемент ИЛИ 21, дают запрет на прохождение последовательности импульсов с генератора 22 тактовых импульсов через дополнительный элемент И 23 на вход реверсивного счетчика 25, который останавливает счет и фиксирует свое состояние. При подаче сигналов «Разрешение считывания» про- 30 изводится последовательная выдача кода адреса входов шифратора, на которых произошло равенство уровней входных сигналов с напряжением цифроаналогового преобразователя 25 и считывание на выходе шифратора кода уровня входного сигнала, 35

Останов цифроаналогового преобразователя 25 производится до тех пор, пока не произойдет считывание всех адресов ячеек памяти, изменивших свое состояние.

После вчитывания элемент ИЛИ 21 снимает запрет на прохождение последовательности импульсов через дополнительный элемент И 23, и шифратор продолжает процесс преобразования в код уровней и селекцию входных сигналов шифратора.

Таким образом, с выхода устройства считывается код адреса входа шифратора с кодом величины уровня входных сигналов.

Шифратор по авт. св. Хе 590825, отличающийся тем, что, с целью расширения функциональных возможностей шифратора за счет преобразования в код уровня и селекции по величине сигналов на входных шинах шифратора, в него введены компараторы, группа элементов И, генератор тактовых импульсов, элемент И. реверсивный счет чик, дополнительный дешифратор, регистр эталонного кода, блок сравнения и цифроаналоговый преобразователь, выход которого соединен с первыми входами компараторов, вторые входы которых являются информационными входами шифратора, выходы компараторов соединены с первыми входами соответствующих элементов И группы, выходы которых соединены с соответствующими входами ячеек памяти, выход генератора тактовых импульсов соединен с первым входом элемента И, второй вход которого соединен с выходом последнего элемента ИЛИ, а выход — со счетным входом реверсивного счетчика, управляющие входы которого соединены с выходами дополнительного дешифратора, вход которого соединен с входом цифроаналогового преобразователя, выходом реверсивного счетчика, первым входом блока сравнения и является одним из выходов шифратора, выход блока сравнения соединен с вторыми входами элементов И группы, второй вход блока сравнения соединен с выходом регистра эталонных кодов, вход которого является управляющим входом шифратора.