Запоминающее устройство с самоконтролем

 

Изобретение относится к вычислительной технике и может быть применено в запоминающих устройствах, выполненных из интегральных микросхем памяти. Целью изобретения является повышение надежности устройства. Устройство содержит блок 1 памяти, выполненный из модулей 2 памяти. Фиг.1 например из интегральных микросхем памяти , формирователи 8, 9 сигналов но нечетному модулю, два накопителя 10, 11, формирователи 12, 13 сигналов кода Хэмминга, две группы сумматоров 14, 15, формирователи 16, 17 сигналов четности, два блока 18, 19 сравнения, вычитатель 20, формирователь 21 сигналов ошибки, дешифратор 23, селекторы 24, блок 25 коррекции ошибок и блок 22 индикации. Устройство обеспечивает обнаружение модульных, т. е. групповых, ошибок в одном модуле с указанием в блоке индикации номера отказавшего модуля и исправление однократных ошибок путем сравнения контрольных сигналов, формируемых при записи информации и записываемых в блок памяти, с контрольными сигналами , формируемыми аналогичным способом из считанной информации 1 з.п. ф-лы, 4 ил., 1 табл. (Л со о tsD ОО ьэ Oi

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (59 4 б 11 С 29 00

ВСЕГО® >-<

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И ABTOPCHOMV СВИДЕТЕЛЬСТВУ

)3,,",, И КЬЯ1107",ЫА

Риг. 1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3989511/24-24 (22) 16.12.85 (46) 07.04.87. Бюл. № 13 (71) Московский энергетический институт (72) Г. А. Бородин (53) 681.327 (088.8) (56) Авторское свидетельство СССР № 881877, кл. G 11 С 29/00, 1980.

Авторское свидетельство СССР № 907588, кл. G 11 С 29/00, 1980. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С

САМОКОНТРОЛЕМ (57) Изобретение относится к вычислительной технике и может быть применено в запоминающих устройствах, выполненных из интегральных микросхем памяти. Целью изобретения является повышение надежности устройства. Устройство содержит блок 1 памяти, выполненный из модулей 2 памяти, 80» 1302326 А1 например из интегральных микросхем памяти, формирователи 8, 9 сигналов по нечетному модулю, два накопителя 10, 11, формирователи 12, 13 сигналов кода Хэмминга, две группы сумматоров 14, 15, формирователи 16, 17 сигналов четности, два блока 18, 19 сравнения, вычитатель 20, формирователь

21 сигналов ошибки, дешифратор 23, селекторы 24, блок 25 коррекции ошибок и блок 22 индикации. Устройство обеспечивает обнаружение модульных, т. е. групповых, ошибок в одном модуле с указанием в блоке индикации номера отказавшего модуля и исправление однократных ошибок путем сравнения контрольных сигналов, формируемых при записи информации и записываемых в блок памяти, с контрольными сигналами, формируемыми аналогичным способом из считанной информации 1 з.п. ф-лы, 4 ил., 1 табл.

1302326

Количество единиц

Код на выходе накопителя 10

30 в записываемой информации

000000

000

000001

1000()О ()О()011

40 () 1и

11()()()(i (К)() 1 I

011

11)ООО

00 1111

100

111100

011111

101

111111

«0

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам, и может быть использовано для повышения надежности запоминающих устройств, построенных на интегральных микросхемах памяти.

Целью изобретения является повышение надежности устройства.

На фиг. 1 представлена структурная схема предложенного устройства; на фиг. 2— схема соединения информационных входов (или выходов) блока памяти с входами формирователей сигналов по нечетному модулю; на фиг. 3 — схема соединения накопителей с сумматорами; на фиг. 4 — соединения формирователей сигналов кода Хэмминга с формирователями сигналов четности.

Устройство содержит (фиг. 1) блок 1 памяти, состоящий из модулей 2, с адресными 3, управляющими 4 и 5 и информационными 6 входами, информационными выходами 7, формирователи 8 и 9 сигналов по нечетному модулю, первый 10 и второй 11 накопители, формирователи 12 и 13 сигналов кода Хэмминга, первую 14 и вторую

l5 группы сумматоров, формирователи 16 и 17 сигналов четности, первый 18 и второй 9 блоки сравнения, вычитатель 20, формирователь 21 сигналов ошибки, блок 22 индикации, дешифратор 23, селекторы 24 и блок 25 коррекции ошибок.

На фиг. 1 обозначены информационные выходы 26 устройства, группы с первой по третью контрольных входов 27 — 29 и группы с первой по третью контрольных выходов 30 — 32 блока 1 памяти.

На фиг. 2 обозначены информационные входы 6 или выходы 7 блока 1 памяти и выходы 27), 27, 27) формирователей 8 или 9 .

На фиг. 3 обозначены интегральные микросхемы 33 — 38 ПЗУ, входящие в накопитель 10 или 11, сумматоры 39 — 41, входящие в группы 14 или 15.

На фиг. 4 показаны формирователи

12) — 126 или 13) — 13я сигналов кода Хэмминга, каждый из которых содержит формирователь 42 — 45 сигналов четности, и формирователи 16) — 164 или 17) — 174 сигналов четности. На фиг. 1 обозначен выход 46 формирователя 21.

Блок 1 памяти состоит, например, из шести конструктивных частей, называемых модулями 2 памяти. К каждому модулю 2 памяти подключается в этом случае, например, по шесть разрядов информационных входов 6) зб (фиг. 2).

Блок 25 коррекции ошибок в данном случае может быть выполнен на основе формирователей четности, один вход каждого из них подключается к соответствующему информационному выходу 7, а другой— к выходу селектора 24.

Дешифратор 23 может быть выполнен на основе микросхемы 133ИД4, включенной при постоянном разрешении. Блоки 18 и 19 сравнения могут быть выполнены на основе микросхемы 531СП1. Вычитатель может быть выполнен на основе микросхем серии

133 И М l, 133И М2.

Устройство работает следующим образом.

Запись информации. По входам 3 поступает код ячейки блока 1, в которую не10 обходимо записать информацию. На входе 4 устанавливается режим записи, например лог. О. Код числа поступает по входам 6.

В формирователях 8, 12 и 16, накопителе 10 и сумматорах 14 происходит выработка контрольных сигналов. В рассматриваемом случае формирователи 8 работают как формирователи сигналов кода по нечетному модулю семь.

Формирователи 8 вырабатывают трехразрядный вычет по модулю три от входного числа, который и записывается в блок 1 по входам 27 -з, причем сигналам на выходах 27) з (фиг. 2) присваиваются веса один, два и четыре соответственно. С выходов накопителя 10 считываются единичные сигналы в зависимости от количества единиц в коде записываемой информации в соответствии с таблицей.

1302326

Формула изобретения

На выходах сумматоров 14 (фиг. 3) формируются три контрольных разряда, которые записываются в блок 1 по входам 28. Информационные векторы, принадлежащие одному модулю, разбиваются на группы, содержащие одинаковое количество единиц в коде. Известно, что при таком разбиении векторы, содержащие одинаковое количество единиц, не могут перейти друг в друга при отказах при однонаправленных ошибках, поэтому они могут иметь одинаковый контрольный код, который и указан в таблице.

Формирователи 16 образуют четыре контрольных разряда, которые и заносятся в блок 1 по входам 29 (фиг. 4). Затем подается по входу 5 сигнал обращения длительностью, достаточной для записи контрольных и информационных разрядов.

В режиме считывания информации на входы

3 поступает адрес ячейки, из которой необходимо считать информацию, на вход 4 подается сигнал считывания, например лог. 1.

На вход 5 поступает сигнал обращения.

Из значений считанного по выходам 7 числа формирователями 9 с помощью накопителя 11 и сумматоров 15, формирователями 13 и 17 аналогично указанному вырабатываются значения контрольных сигналов, которые затем сравниваются соответственно в блоке 18, вычитателе 20 и блоке 19 со значениями контрольных разрядов, хранящихся в блоке 1, и считываемыми по выходам 30 — 32.

Если ошибки не было, то на. выходе блоков 18 и 19 и вычитателе 20 будут нули. Если на выходе одного из блоков

18 и 19 или вычитателя 20 нет нуля, а другие — в нуле, то это означает, что отказали контрольные разряды данной группы. Для выделения таких ошибок служат элементы ЗАПРЕТ и ИЛИ.

Если в устройстве произошла ошибка в одном из информационных разрядов, то в формирователе 21 будет выработан код номера отказавшего модуля 2 памяти. В блоке 22 высветится номер отказавшего модуля 2 памяти. При этом, если произошла ошибка лишь в одном из разрядов, то с помощью формирователей 13 и 17 блока 19 и дешифратора 23 можно определить номер отказавшего разряда. Поскольку известен и номер модуля 2 и номер разряда в нем, то с помощью селекторов 24 и блока 25 выдается на выходы 26 правильная информация. Если ошибка корректируемая, то с выхода 46 блока 21 подается сигнал.

Таким образом, в предлагаемом устройстве выполняется обнаружение модульных, т. е. групповых, ошибок в одном модуле с указанием номера отказавшего модуля 2 памяти и исправление однократных ошибок.

1. Запоминающее устройство с самоконтролем, содержащее блок памяти, формирователи сигналов по нечетному модулю, первый и второй накопители, группы сумматоров, вычитатель, первый блок сравнения, блок индикации и формирователь сигналов ошибки, одни из выходов и входов которого подключены соответственно к входам блока индикации и к выходам первого блока сравнения, одни из входов которого соединены с контрольными выходами первой группы блока памяти, контрольные входы первой и второй групп которого подключены соответственно к выходам одних из формирователей сигналов по нечетному модулю и к выходам сумматоров первой группы, входы которых соединены с выходами первого накопителя. входы которого и входы одних из формирователей сигналов по нечетному модулю подключены к информационным входам блока памяти, информационные выходы которого соединены с входами других формирователей сигналов по нечетному модулю и второго накопителя, выходы которого подключены к входам сумматоров второй группы, выходы которых соединены с одними из входов вычитатсля, другие входы и выходы которого подключены соответственно к контрольным выходам второй группы блока памяти и к другим входам формирователя сигналов ошибки, причем информационные, адресные и управляющие входы блока памяти явlHK)TcH соответствующими входами устройства, отличающееся тем, что, с целью повышения надежности устройства, в него введены формирователи сигналов кода Хэмминга, формирователи сигналов четности, второй блок сравнения, дешифратор, селекторы и блок коррекции ошибок, выходы которого являются информационными выходами устройства, а одни из входов подключены к информационным выходам блока памяти, информационные входы которого соединены с входами одних из формирователей сигналов кода Хэмм инга, выходы которых подключены к входам одних из формирователей сигналов четности, выходы которы; соединены с контрольными входами третьей группы блока памяти, контрольные выходы третьей группы которого подключены к одним из входов второго блока сравнения, другие входы которого соединены с выходами. других формирователей сигналов четности, входы которых подключены к выходам других формирователей сигналов кода \эмминга, входы которых соединены с информационными выходами блока памяти, причем выходы второго блока сравнения подключены к входам дешифратора, выходы которого соединены с одними из входов селекторов, выходы которых подключены к другим входам блока коррекции ошибок, а другие входы и управляю1302326

27 э гв

К 1(20) Фиг. ший вход — соответственно к одним из выходов и к другому выходу формирователя сигналов ошибки, другой выход которого является первым контрольным выходом устройства.

2. Устройство по п. 1, отличающееся тем, что дополнительно содержит элементы

ЗАПРЕТ и элементы ИЛИ с первого по третий, входы которых подключены соответственно к выходам первого, второго блоков сравнения и вычитателя, причем выход первого элемента ИЛИ соединен с прямым входом первого и первыми инверсными входами второго и третьего элементов ЗАПРЕТ, выход второго элемента ИЛИ подключен к прямому входу второго, первому инверсному входу первого и второму инверсному входу третьего элементов ЗАПРЕТ, выход третьего элемента ИЛИ соединен с прямым входом третьего и вторыми инверсными входами первого и второго элементов ЗАПРЕТ, и выходы элементов ЗАПРЕТ являются контрольными выходами с второго по четвертый устройства.

1302326

25 к 1(Я

Составитель T. Зайцева

Редактор В. Данко Техред И. Верес Корректор Н. Король

Заказ 949/50 Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4!5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4