Устройство для потенцирования

 

Изобретение относится к вычислительной технике и может быть использовано при построении специализированных вычислителей, цифровых устройств для обработки сигналов. Цель изобретения - уменьшение объемапамяти. В состав устройства входят регистр 1, коммутатор 2, первый и второй блоки памяти 3-4, блок элементов НЕ 5, первый,второй,третий и четвертый сумматоры 6-9, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 10, группа элементов И 11. В данном устройстве уменьшение объема памяти достигается за счет введения сумматора, группы элементов И, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и оригинальных связей. 2 ил. i (Л

С ОЗ СОВЕТСКИХ

СО(1ИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (111

А1 (gg G 06 F 7/556

ОПИСАНИЕ ИЗОБРЕТЕНИЯ, К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4079927/24-24 (22) 27.06.86 (46) 30.10.87. Вюл. У 40 (72) Ю.В.Хохлов, А.М.Литвин, В.Д.Циделко и С.В.Шантырь (53) 681.325(088) (5e) Циделко В.Д., Хохлов Ю.В. К вопросу построения вычислительных устройств логарифмирования-и потенцирования. — Управляющие системы и машины, 1981, В 5, с. 24-29, рис. 1.

Авторское свидетельство СССР

9 1305675, кл. С 06 F 7/556,05.11.85. (54) УСТРОЙСТВО ДЛЯ ПОТЕНЦИРОВАНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано при построении специализированных вычислителей, цифровых устройств для обработки сигналов.

Цель изобретения — уменьшение объема памяти. В состав устройства входят регистр 1, коммутатор 2, первый и второй блоки памяти 3-4, блок элементов НЕ 5, первый, второй, третий и четвертый сумматоры 6-9, элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ 10, группа элементов

И 11. В данном устройстве уменьшение объема памяти достигается за счет введения сумматора, группы элемен- g тов И, элемента ИСКЛЮЧА10ЩЕЕ ИЛИ и оригинальных связей. 2 ил.

Изобретение относится к цифровой вычислительной технике и может быть использовано при построении специализированных вычислителей, цифровых устройств для обработки сигналов, гибридных преобразователей и информационно-измерительных систем,при цифровой нелинейной обработке звуковых и видеосигналов в устройствах реального времени, а также для повышения произнодительности микропроцессорных систем.

Цель изобретения — уменьшение объема памяти.

На фиг. 1 приведена структурная схема устройства для потенцирования; на фиг. 2 — эпюры, поясняющие принцип преобразования.

Устройство для потенциронания (фиг. 1) содержит регистр 1, коммутатор 2, первый 3 и второй 4 блоки памяти, блок 5 элементов НЕ, первый 6, второй 7, четвертый 8 и третий 9 сумматоры элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 10, группу элементов И 11, входы 12 и

13 "0" и "1" соответственно.

Работа устройства для потенцирования основана на кусочно-линейной аппроксимации функции у = 2, где

Х х 6(0,1) с последующей коррекцией разности между исходной функцией и ее линейным приближением.

На фиг. 2а показана аппроксимация

Х функции у =2, х Е(0,1J прямой линии.Входной код Х содержит часть информации о выходной величине у и может быт1 использован как грубое приближение исходной функции.На фиг, 2а показана также разность между исходной функцией и ее линейным приближением

Х л у (х) = 2 — (х+1) 1 анализ которой показывает,что

48833

Разность между функциями ау (х) l и Ч (х) ранна

1 а у (х) = h у (х) — 14 (х)

1 1 (4) а у (х) = a у (х) — Ф (х) -а 2 (5) 20 и показана на фиг. 26.

Построим функцию Ц1 (х),х C,(0,1/2) (фиг. 26) таким образом, чтобы

М(х) хам(0,х) 25

4 (х) 4 (х) хс (х, 1/2J (6) где x — значение аргумента х, при котором функция чх(х) 2 принимает максимальное значение 41 кс

На фиг. 26 показана функция разности

Ч/(х) = 4 (x) — V (х), xE (1/4), 1/2 (7) которую необходимо учитывать при оп40 ределении М (х) . 2

Запишем итоговые уравнения преобразования: у(х)=(х+1)+ ф (х)+ 4х(х) при хЕ.

E (0,1/4 J (8) и показана на фиг. 2а.

Можно построить функцию х11(х),которая на интервале хС(1/2,1) будет являться симметричным отображением функции а у (х) для значений х g

С(0,1/2) относительно оси,проведенной через точку х = 1/2,и совпадать с функцией ау (х) на интервале х 6

15 Е(С, 1/2) .

Разность между функциями у (х) и 4 (x) равна ъ — 3 у (х)1мамс 2 (2)

Функция 41 (х) является кусочнолинейной аппроксимацией функции разности ду (х), причем — Ъ

-2 (х), x E(0,1/2) х Е (1/2,11(3)

-2 (1-х), Ц1 (х) т.е. функция 1 (х) симметрична относительно оси, проведенной через точку х = 1/2. у(х)=(х+1)+ Q (х)+ Q (х)-М (х) хЕ(1/4), 1/2 ); (9). у(х)-(х+1)+ 9 (1 x)+ V>(1 x) Ч (1 х)+ йу- (х) при xi(1/2,3/4); (10) у(х)=(х+1)+ 11(1-х)+ 41 (1-х)+

+4у (х) при х (3/4,1); (11)

Вычисление 1(х) на интервале ! (О, 1/2), т. е. умножение кода X ap33

4 ний х Q (О, 1/2) он пропускает значения аргумента X без изменения, а для х < (1/2, 1) значения аргумента

Х инвертируются. Работа группы элементов И 11 заключается в том,что для х E.(0 1/21 она не пропускает значения д у (х) на входы сумматоз ра 8. Управление коммутатором 2 и группой элементов И 11 осуществляется старшим разрядом кода X аргумента. Практически коммутатор 2 реализуется на элементах СЛОЖЕНИЕ ПО МОДУЛЮ ДВА. Значения корректирующей функции ф (х) хранятся в блоке 3 па4 мяти и используются на интервалах х Е (1/4, 1/2) и х с (1/4,3/4), при этом управление блоком 3 памяти осуществляется элементом ИСКЛЮЧАЮЩЕЕ

ИЛИ 10, сигнал на выходе которой формируется при различных состояниях на двух старших разрядах регистра 1.

Преобразования вида 4» (х) =-2х

-3

-з 1 или Q (х) =-2 (1-x) выполняются

1 путем соединения выходов коммутатора

2 с (n-3)-ми входами младших разрядов первого слагаемого сумматора б,что соответствует пространственному сдвигу на три разряда влево входа аргумента Х и (1-х), т.е. умножению х или (1-х) на 2

Иэ блоков 3 и 4 памяти выбираются соответственно значения корректирующих функций V (х) и 9 (х), 1 (x) и поступают на входы сумма. » торов в соответствии с риг. 1,на выходе сумматора 9 получаем окончательный результат. Так как функции,(x)

4 (х) » 4 (х) М (х) » а y (õ) » у (х) а у (х) отрицательные, то для получения верного результата необходимо осуществить преобразование значения упомянутых функций в дополнительный код.

На практике в блоках 3 и 4 памяти следует записывать значения в обратном коде, а по входам переноса сумматоров 6 — 9 подключается вход "1" устройства, обеспечивая таким путем получение даполнительного кода непосредственно на сумматоре.

-5

»

2 ,. -6

4 (х)макс 5 (x) q ve у (х),, (20

Дополнительная двойка в выражении (14) учитывает двухзначность (в ма— тематичном смысле) функции у (х).

Ъ

Из выражений (12) и (14) следует, что для хранения значений функций

V(x) и,й у.(х) можно использовать .

Ъ адин блок памяти с общим полем ад40 ресов, содержащий две группы выводов, тогда необходимо два блока памяти, объемы которых равны:

1 - 1 (), = Я („) = (и-7) 2 ; (15) 1- 45

Я = 0(1г () + QhY (x) = (2n 11)" х2п (16) Q = (2n-11) 2

h-7

+ (n-7) 2 бит

13488 гумента на коэффициент -2, соответствует операции сдвига на три разряда влево, а вычисление V (х)

1 на интервале (1/2, 1) может выполняться аналогично, если в качестве аргумента брать дополнение Х до единицы, т.е. обратный код Х, что возможно вследствие симметрии функции 4 (х). 10

Значения функций 9 (х), g (х) и

3 ау (х) рассчитываются заранее,помещаются в блоки памяти и служат для получения точного результата преобразования, используя их как корректиру- 15 ющие функции. Анализ корректирующих функций показывает,что

Таким образом, объемы блоков памяти,необходимых для запоминания функций V (x)» CP (х), g у (х), равны: 25

Q = (n-5) . 2 (12)

С = (п-7) 2

Ц,(х) и-6 ((„) = (n-6) . 2 . 2 = (n-6)"

> 2»»-5 (14) Из итоговых уравнений преобразования (8-11) видно,что корректирующая функция ь у (х) на сегменте х С е(0,1/2) не используется. В качестве аргумента для функции М (х), 9 (x) и Q (х) на интервале хЕ (1/2, 1)

4 берется дополнение Х до единицы, т.е. его обратный код.

Таким образом, работа коммутатора

2 заключается в том,что для значеСуммарный объем блоков памяти предлагаемого устройства определяется

Объем используемой памяти по сравнению с прототипом уменьшается примерно в 1,4 — 1,5 раза.

1348833

Формула и з обретения

Устройство для потенцирования, содержащее регистр, первый и второй

5 блоки памяти, коммутатор, первый,второй и третий сумматоры, блок элементов НЕ, причем вход аргумента устройства соединен с информационным входом регистра, выходы с третьего по (n-1)-й разрядов которого соединены с информационными входами коммутатора (где п — разрядность регистра), выход старшего разряда регистра подключен к управляющему входу коммутатора, выходы которого поразрядно соединены с входами блока элементов НЕ, выходы которого соединены с входами с первого по .(n-3) разрядов первого слагаемого первого сумматора, входы второго слагаемого которого поразрядно соединены с выходами регистра, входы переносов первого, второго и третьего сумматоров подключены к входу логической 25 единицы устройства, вход логического нуля которого подключен к входам трех старших разрядов первого слагаемого первого сумматора и к входам двух старших разрядов второго слага- 30 емого второго сумматора, выходы первого сумматора поразрядно соединены с входами второго слагаемого третьего сумматора, выход которого является выходом результата устройства,вы-, 35 ходы коммутатора, кроме младшего разряда, соединены с адресными входами второго блока памяти, первая группа выходов которого соединена с входами первого слагаемого второго сумматора, о т л и ч а ю щ е е с я тем, что,с целью уменьшения объема памяти, в него введены четвертый сумматор, группа элементов И и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем выходы первого блока памяти соединены с входами с первого по (n-6)-й разрядов второго слагаемого второго сумматора, вторая группа выходов второго блока памяти соединена с информационными входами группы элементов И, выходы которой подключены к входам с первого по (n-5)-й разрядов первого слагаемого четвертого сумматора, входы второго слагаемого которого поразрядно соединены с выходами второго сумматора, выходы четвертого сумматора соединены с входам r с первого по (п-4)-й разрядов первого слагаемого третьего сумматора, выходы р четвертого по (п-2)-й разрядов коммутатора подключены к адресным входам первого блока памяти, управляющий вход которого подключен к выходу элемента ИСКЛ10ЧАЕЩЕЕ ИЛИ„ пер-,ûé и второй входы которого подключены соответственно к выходам

n-ro и (n-1)-ro разрядов регистра, управляющие входы группы элементов

И соединены с выходом старшего разряда регистра, вход переноса четвертого сумматора подключен к входу логической единицы устройства, вход логического нуля которого подключен к входу старшего разряда первого сла-, гаемого четвертого сумматора и к входам четырех старших разрядов первого слагаемого третьего сумматора.

1348833

Составитель А.Шуляпов

Техред A.ÊðàB÷óê Корректор Н.Король

Редактор Н.Слободяник

Заказ 5191/48 Тираж 670

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4