Делитель частоты с переменным коэффициентом деления

 

Изобретение относится к импульсной технике, может быть использовано в устройствах автоматики и вычислительной техники, в синтезаторах частот и обеспечивает повышение быстродействия . Предлагаемый делитель частоты содержит высокочастотный делитель 1 частоты,, входную шину 2, программи-. руемые делители 3 и 4 частоты, триггеры 5 и 6, элементы И 7 и 8, элемент ИЛИ 9, блок 10 управления, кодовые шины 11, 12. Делитель частоты 1 содержит D-триггеры 13.1-13.П, элемент ИЛИ 14, элемент И 15, 1К-триггер 16. В предлагаемом делителе частоты переменньй коэффициент деления К может быть равен 26. 2з.п.ф-лы, 1 ил. (Л с DO ел

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51)4 H 03 К 23 66

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н Д ВТ0РСН0МУ СВИДЕТЕЛЬСТВУ

KHW8;:.-.Er,q

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4013211/24-21 (22) 27.01.86 (46) 23.11.87. Бюл, Р 43 (72) Г.Н.Прохладин (53) 621.374.4 (088.8) (56) Авторское свидетельство СССР

h» 839063, кл. Н 03 К 23/66, 04.07.79.

Макасеевич В. Синтезаторы частот.

Теория и проектирование. Пер. с англ. под ред. А.С.Галина. М.: Связь, 1978, с.264.

Авторское свидетельство СССР

Ф 1319275, кл. Н 03 К 23/66, 06.01.86. (54) ДЕЛИТЕЛЬ ЧАСТОТЫ С ПЕРЕМЕННЫМ

КОЭФФИЦИЕНТОМ ДЕЛЕНИЯ

ÄÄSUÄÄ 1354416 А1 (57) Изобретение относится к импульсной технике, может быть использовано в устройствах автоматики и вычислительной техники, в синтезаторах Частот и обеспечивает повышение быстродействия. Предлагаемый делитель частоты содержит высокочастотный делитель

1 частоты,. входную шину 2, программируемые делители 3 и 4 частоты, триггеры 5 и 6, элементы И 7 и 8, элемент

ИЛИ 9, блок 10 управления, кодовые шины 11, 12. Делитель частоты 1 содержит D-триггеры 13.1- 13.п, элемент ИЛИ 14, элемент И 15, IK-триггер 16. В предлагаемом делителе частоты переменный коэффициент деления

К может быть равен 26. 2з.п.ф — лы,1ил.

1 13544

Изобретение относится к импульсной технике и может быть использовано

s устройствах автоматики и вычислительной техники, в синтезаторах час5 тот.

Цель изобретения — повышение быстродействия.

На чертеже приведена электрическая функциональная схема устройства.

Делитель частоты с переменным коэффициентом деления содержит высокочастотный делитель 1 частоты, тактовый вход которого соединен с входной шиной 2, первый выход - с тактовыми. входами первого и второго программируемык делителей 3 и 4 частоты, с тактовыми входами первого и второго триггеров 5 и 6 и с первыми входами

I первого и второго элементов И 7, и 8; вход (прямой) разрешения первого программируемого делителя 3 частоты и вход (инверсный) второго программируемого делителя 4 частоты соединены с вторым выходом высокочастотного де- Z5 лителя 1 частоты; выходы первого и второго программируемых делителей 3 и 4 частоты соединены с информационными вхоцами соответственно первого и второго триггеров 5 и 6 и соответственно с первым. и вторым управляющими входами высокочастотного делителя

1 частоты, третий управляющий вход которого соединен с выходом элемента

ИЛИ 9 с инверсией на выходе (элемент

ИЛИ НЕ), входы которого соединены с первой группой входов (младшие разряды) блока 10 управления и с первой кодовой шиной 11", вторая кодовая шина

12 соединена с второй группой входов (старшие разряды) блока 10 управле-. ния; первая и вторая группы выходов блока 10 управления соединены с информационными входами соответственно первого и второго программируемых делителей 3 и 4 частоты, вход предварительной установки (записи) первого из которых соединен с входом сброса первого триггера 5 и с выходом первого элемента И 7, второй вход которого

50 соединен с выходом первого триггера

5, второй вход элемента И 8 соединен с выходом второго триггера 6, вход сброса которого соединен с выходом второго элемента И 8 и с входом предварительной. установки (записи) второ55 го программируемого делителя 4 частоты.

1 I

Высокочастотный целитель 1 частоты содержит n D-триггеров 13-1, 13-2, 16 2 . ° ., 13-(п-1), 13-п, инверсный выход последнего из которых соединен с пер-,, вым входом элемента ИЛИ 14, выход которого соединен с первым входом элемента И 15, второй вход которого соединен с инверсным выходом первого

Ртриггера 13-1, выкод — с информационным входом этого триггера; тактовые входы первого и n-ro D-триггеров 13-1 и 13-п соединены с тактовым входом высокочастотного делителя 1 частоты, инверсные выходы D-триггеров 13-2, 13-(и-1) с второго по (n-1)-й соединены с их информационным входом, а инверсный выход (n-1)-ro D-триггера

13-(n-1) соединен с тактовым входом

IK-триггера 16 и с первым выходом высокочастотного делителя 1 частоты, второй выкод которого соединен с выходом IK-.òðèããåðà 16 и с вторым входом элемента ИЛИ 14, третий вход которого соединен с выходом (n-1)-го

D-триггера 13-(и-1) и с информационным входом и-го D-триггера 13-п, первый, второй и третий управляющие входы высокочастотного делителя 1 частоты соединены соответственно с ,t

I- К-, S-входами IK-триггера 16; тактовые входы триггеров с второго по (n-1)-й соединены с прямыми выходами предыдущих триггеров. Блок 10 управления содержит блок 17 инверторов и первый и второй сумматоры 18 и 19, выходы которых соединены соответственно с первой и второй группами выходов блока 10 управления, входы первого операнда первого сумматора

18 соединены с шиной единичного уровня, входы второго операнда — с первой группой входов блока 1О управления и через блок 17 инверторов с входами первого операнда второго сумматора

19, входы второго операнда ко торого соединены с второй группой входов блока 10 управления.

Устройство работает следующим образом.

Коэффициент деления делителя частоты с перемеíHbIM коэффициентом деления ДПКД равен

К = N(L-М) +(N+1) М, где И вЂ” коэффициент деления делителя 1;

И вЂ” значение кода на шине 11; значение кода на шине 12; -< причем (1(Е-М) 0 и M=2, где и число D-триггеров 13-1, 13-2,..., 13— (n-1), 13-п в делителе 1. з 135

Значения установочных кодов на шинах 11 и 12 можно определить из выражений соответственно

M=0, 1, 2, ° .., (2 — 1);е L=N, (N+1), (N+

+2),...,(2 -1), где m и 3 — число разрядов шин 11 и

12 соответственно, причем m=n-1 и

fh m. Исходя из приведенных соотношений, минимальные и максимальные значения коэффициентов деления ДПКД

+2 -1.

Коэффициент деления делителя 1 определяется из условия понижения входной частоты до рабочей частоты. делителей 3 и 4, Примем И=4>тогда N+1=5, а m=n-1=2, примем также 8=4, тогда

Кмич=16, Кма с =63 °

Работу ДПКД рассмотрим для случаев

К=16 и К=26.

При К=16 установочный код ДПКД ймеет вид 010000. Два последних разряда кода (на шине 11) определяют код младших разрядов ДНКД, Так как его значение 00 равно нулю, то элемент 9 установит триггер 16 в единичное состояние, которое разрешает работу делителя 4, запрещает работу делителя

3 и выдает через элемент 14 разрешающий уровень на элемент 15. При этом коэффициент деления делителя 1 равен

4. Остальные разряды установочного кода ДПКД определяют (на шине 12) код старших разрядов 0100. Данный код поступает на сумматор 19. На другой вход этого сумматора подается проинвертированный блоком 17 код младших разрядов. Сумматор 18 производит операцию сложения кодов 0100 и 1111,:ðåçóëüòàò которого 0011 поступает на информационные входы делителя 4, который считает импульсы, поступающие с первого выхода делителя 1. После третьего импульса на выходе делителя 4 появится разрешающий уровень, поступающий на К-вход IK.триггера 16 и на информационный вход триггера 6. Следующим импульсом триггер 6 переключится в противоположное состояние, после чего на входах элемента 8 появятся два разрешающих уровня, а на выходе элемента 8 — перепад напряжения, который установит делитель 4 и триггер 6 в исходное состояние, после чего цикл работы ДПКД повторится. Таким образом, коэффициент деления ДПКД равен К=16.

4416

5 I0

При К=26 установочный код ДПКД имеет вид 011010. Два последних разряда кода, равные 10, поступают на сумматор 18, на другой вход которого поступает код 11. Результат суммирования в сумматоре 18, равный 01, подается на информационные входы делителя 3. Результат суммирования в сумматоре 19 от кодов 0110 и 1101, равный 0011 поступает на информационные входы делителя 4. Условимся,.что

IK-триггер 16 находится в нулевом состоянии, тогда разрешена работа делителя 3, запрещена работа делителя 4, делитель 1 делит входную частоту на 5.

От первого импульса, поступающего на вход делителя 3, на его выходе появится разрешающий уровень, который подается íà I-вход IK — триггера 16 и на информационный вход триггера 5;

От второго импульса переключаются триггеры 16 и 5, при этом на входе элемента 7 появится разрешающий уровень, а на его выходе перепад, устанавливающий делитель 3 и триггер 5 в исходное состояние. После этого делитель 1 начнет делить на 4, начинает. работать делитель 4. После третьего импульса, поступающего на вход делителя 4 (пятого от начала счета), на его выходе появится разрешающий уровень, который подается на К-вход IKтриггера 16 и на информационный вход триггера 6. От следующего импульса переключаются триггеры 16 и 6, при этом на выходе элемента 8 появится перепад, устанавливающий делитель 4 и триггер 6 в исходное состояние, одновременно запретится работа делителя 4, разрешится работа делителя 3, а делитель 1 переключится на коэффициент деления 5. После чего цикл работы ДПКД повторяется. Таким образом; коэффициент деления ДПКД равен К=26.

Формула изобретения

1. Делитель частоты с переменным коэффициентом деления, содержащий высокочастотный делитель частоты, тактовый вход которого соединен с входной шиной, а первый выход — с тактовыми входами первого и второго про-. граммируемых делителей частоты, блок управления, первый элемент И, элемент

ИЛИ, входы которого соединены с первой кодовой шиной, и вторую кодовую шину, о т л и ч а ю щ и и с я тем, Составитель A.Соколов

Редактор Л.Гратилло Техред М.Ходанич Корректор Г.Решетник.Заказ 5714/55 Тираж 900 Подписное

БНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул, Проектная, 4

Б 13544 что, с целью повышения быстродейст-. вия, в него введены два триггера и второй элемент И, а элемент ИЛИ выполнен с инверсией на выходе, при

5 этом первые входы первого и второго элементов И соединены с тактовыми входами первого и второго триггеров и с первым выходом высокочастотного делителя частоты, второй выход которого соединен с входами разрешения первого и второго программируемых делителей частоты, выходы которых соединены с информационными входами соответственно первого и второго триггеров и соответственно -с первым и вторым управляющими входами высокочастотного делителя частоты, третий управляющий вход которого соединен с выходом элемента ИЛИ, входы которого соединены с первой группой входов блока управления, вторая группа входов которого соединена с второй кодовой шиной, первая и вторая группы выходов — с информационными входами 2б соответственно первого и второго программируемых делителей частоты, вход предварительной установки первого из которых соединен с входом сброса первого триггера и с выходом первого о элемента И, второй вход которого соединен с выходом первого триггера, вход предварительной установки второго программируемого делителя частоты соединен с выходом второго элемента

И и с входом сброса второго триггера, выход которого соединен с вторым входом второго элемента И.

2. Делитель частоты по п.1, о т л и ч а ю шийся тем, что высоко40 частотный делитель частоты содержит

В-триггеров, IK-триггер, элемент И и элемент ИЛИ, первый вход которого соединен с инверсным выходом п-ro

16 6

D-триггера, тактовый вход которого соединен с тактовым входом высокочастотного делителя частоты и с тактовым входом первого D-триггера информаци-. онный вход которого соединен с выходом элемента И, первый вход которого соединен с выходом элемента ИЛИ, второй вход — с инверсным выходом первого D-триггера, тактовый вход каждого из 0-триггеров с второго по (n-1)-й соединены с прямыми выходами предыдущего D-триггера, информационный вход каждого из них — с инверсным выходом своего же D-триггера, причем инверсный выход (n-1)-го D-триггера соединен с тактовым входом IK-триггера ис первым выходом высокочастотного делителя частоты, второй выход которого соединен с выходом IK-триггера и с вторым входом элемента ИЛИ, третий вход которого соединен с прямым выходом (n-1) -го D-триггера и с информационным входом п-ro D-триггера, первый, второй и третий управляющие входы высокочастотного делителя частоты соединены соответственно с Х-, Kи S-входами IK-триггера.

3. Делитель частоты по п. 1, о т— л и ч а ю шийся тем, что блок управления содержит блок инверторов и два сумматора, входы первого операнда первого из которых соединены с шиной единичного уровня, выходы — с первой группой выходов блока управления, входы второго операнда — с первой группой входов блока управления и через блок инверторов — с входами первого операнда второго сумматора, выходы котдрого соединены с второй группой выходов блока управления, входы второго операнда — с второй группой входов блока управления.