Программируемый цифровой фильтр

 

Изобретение относится к вычислительной технике и может быть использовано в измерительных устройствах систем автоматического управления и связи. Цель изобретения - повьшение быстродействия. Поставленная цель достигается за счет того, что про-, .граммируемый цифровой фильтр содержит регистры 1, 2, сумматор 3, мультиплексор 4, сумматор 5, регистр 6, мультиплексоры 7, 8, 9, сумматор 10, триггер 11, регистр 12, дешифратор 13, регистр константы 14, сдвиговые регистры 15, 16, регистры 17, 18,- блоки умножения 19, 20, блоки элементов НЕ 21, 22, сумматор 23, блок синхронизации 24. 4 ил. (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„Я0„„1374244 А1 (бц 4 G 06 F 15/353, Н 03 Н 17/04 ае гт, ВСЕМИ)Щ > g

I la," ц ! БИБИ,:,!

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4112490/24-24 (22) 25.06.86 (46) 15.02.88. Бюл. ¹ 6 (71) Московский институт электронной техники (72) В.А.Бархоткин, Л.M.Æàâoðoíêoâ, С.В.Купцов и M.Н.Басюк(53) 681.32(088.8) (56) Патент США № 3777130, кл. G 06 F 15/353, 1973.

Гольденберг Л.M. Цифровые устройства на интегральных схемах в технике связи. M.: Мир, 1979, с. 156, рис. 5.26. (54) ПРОГРАММИРУЕМЫЙ ЦИФРОВОЙ, ФИЛЬТР (57) Изобретение относится к вычислительной технике и может быть использовано в измерительных устройствах систем автоматического управления и связи, Цель изобретения — повышение быстродействия. Поставленная цель достигается за счет того, что про.граммируемый цифровой фильтр содержит регистры 1, 2, сумматор 3, мультиплексор 4, сумматор 5, регистр 6, мультиплексоры 7, 8, 9, сумматор 10, триггер 11, регистр 12, дешифратор

13, регистр константы 14, сдвиговые регистры 15, 16, регистры 17, 18, блоки умножения 19, 20, блоки элементов НЕ 21, 22, сумматор 23, блок синхронизации 24, 4 ил.

1374244

° + Ву для ФНЧ, у;

+2 при F = 01, -2 при F = 10, / =

Опри F=11, +1 при F=01 и F=10

-1 при F--11

35 Константа масштабирования также зависит от кода F:

Изобретение относится к вычислительной технике и может найти применение в измерительных устройСтвах систем-автоматического управления и связи. 5

Цель изобретения — повышение быстродействия.

1 (х +2х,.,+х; ) 2 +Ау (х; -2х;, +х; ) 2 + (х;+ О. — х; ) 2 +Ау; где х у — текущие значения вход1t

Ho I Q H BbIxoP Ho I o cHI 1 5 налов; х,,, х „., — предшествующие значеУ У ния переменных;

)-1 1-2

А,  — весовые коэффициенты, .С вЂ” константа масштабирования.

На фиг. 1 изображена функциональная схема программируемого цифрового фильтра; на фиг. 2 — функциональная схема блока умножения;.на фиг. 3 — 25 функциональная схема блока синхрони- зации, на фиг. 4 — временные диаграммы фильтра.

Программируемый цифровой фильтр (фиг. 1) содержит регистры 1 и 2., 30 сумматор 3, мультиплексор 4, сумма тор 5, регистр 6, мультиплексоры

7-9, сумматор 10, D-триггер 11, регистр 12, дешифратор 13, регистр 14 константы, сдвиговые регистры 15 и

16, регистры 17 и 18, блоки 19 и 20 умножения, блоки 21 и 22 инвертирования знака, сумматор 23, блок 24 синхронизации.

Каждый из блоков 19 и 20 умноже- 40 ния (фиг. 2) содержит N-разрядные (комбинационный) сумматор 25, мультиплексор 26, регистр (аккумулятор) 27 и Р-триггер 28.

Блок 24 синхронизации (фиг. 3) со-45 держит 2-разрядный счетчик 29, 4-разрязный счетчик 30, триггеры 31- и 32, тактовый генератор 33 и дешифраторы .34 и 35.

Программируемый цифровой фильтр работает следующим образом.

Для настройки фильтра на выбранную передаточную функцию в регистр

14 (фиг. 1) импульсом "Начальная установка" вводится вектор состояния

Ч (Р, А, В), где F — 2-разрядньй код передаточной функции. Тем же импуль-, сом стирается содержимое регистров, 2, 6, 17, 18 и 12. Содержимое регистУстройство реализует разнсст .. е уравнения фильтров 2-го порядка, в том числе полосового (ПФ), фильтра нижних частот (ФНЧ) и фильтра верхних частот (ФВЧ):

Ay „ + Ву. для ФВЧ, + By; для ПФ, 1 ра 14 сохраняется на время работы с заданной передаточной функцией фильтра. Результатом начальной установки является выбор одного из трех уравнений (1), которые можно записать одной строкой у,. = (x; ++a х, ++px ) 2 + где o(, — переменные на выходе дешифратора 13, зависящие от кода F который принимает значение 01 для

ФНЧ, 10 — для ФВЧ, 11 для ПФ.

Дешифратор 13 обеспечивает формирование функций Ы(F) и p(F):

6приР=01, С=1приЕ=10, 3 при F = 11.

При настройке на фильтр нижних час тот между блоками устройства устанавливаются следующие связи. Мультиплексор 4 соединяет прямой выход регистра 2 с вторым входом сумматора З.Мультиплексор 7 подключает прямой выход регистра. 6 к второму входу сумматора 5. На входы переноса сумматора 3 и 5 из дешифратора 13 подается потенциал "О". Коэффициент передачи мультиплексора 8 устанавливается равным

2, а мультиплексора 9 — равным 1.

При настройке на фильтр верхних частот мультиплексор 4 соединяет инверсный выход регистра 2 с входом сумматора 3, а мультиплексор 7 — прямой выход регистра 6 с входом сумматора 5. На вход первого разряда и вход переноса сумматора 3 из дешиф74244 4

t5

3 13 ратора 13 поступает потенциал "1", а на вход переноса сумматора 5 — потенциал "0". Коэффициенты передачи мультиплексоров 8 и 9 устанавливаются единичными.

При выборе полосового фильтра мультиплексор 4 запирается и выдает нули по всем разрядам на вход сумматора 3. Мультиплексор 7 соединяет инверсный выход регистра 6 с входом сумматора 5. На вход переноса сумматора 3 из дешифратора 13 поступает потенциал "0", а на вход переноса сумматора 5 — потенциал " 1". Коэффициент передачи мультиплексора 8 принимает значение 1, а мультиплексора 9 †. 0,25 °

В любом из рассмотренных вариантов настройка цифрового фильтра завершается не более, чем через 0,10 15 мкс после записи вектора состояния в регистр 14.

Текущее значение переменной у. на

1 выходе фильтра вычисляется циклически с частотой выборки входной переменной х.. Эта частота зависит от

1 быстродействия внешнего источника информации. Последний по мере готовности нового значения х, на входе реп lt гистра 1 посылает импульс "Пуск на вход блока 24 синхронизации (фиг.4а), и с этого момента начинается цикл работы фильтра. В блоке 24 синхронизации (фиг, 1 и 3) триггер 31 переходит в состояние " 1" (фиг. 4б) и остается в нем в течение двух тактов генератора 33 (фиг. 4в). Импульс

"Пуск" используется и как команда пересылки числа из регистра 2 в регистр 6, а также из регистра 17 в элемент t8 задержки. В результате в регистрах 6 и 18 записываются новые значения х; и у . соответственно (фиг. 4г). Дешифратор 35 по первому тактовому импульсу формирует импульс передачи содержимого регистров 1 и 12 в регистры 2 и 17 (фиг. 4д), благодаря чему запоминаются новые значения х; и у,.,. В первой половине второго такта дешифратор 35 формирует импульс записи очередного значения х. в ре1 гистр 1 (фиг. 4е) . Этим же импульсом производится сброс регистров 27 в блоках 19 и 20 умножения, а также запись модулей весовых коэффициентов А и В в прямом коде в сдвиговые регистры 15 Во Втором такте дешифратор 35 переводит триггер 32 в состояние " 1" (фиг. 4з), а триггер

31 возвращается в нулевое состояние импульсов переполнения счетчика 29.

Триггер 32 разрешает работу счетчика 30, с помощью которого формируется серия управляющих импульсов для сдвиговых регистров 15 и 16 и блоков

19 и 20 умножения. Серия заканчивается в начале (3+2)-го такта работы счетчика 30, когда дешифратор 34 фиксирует такт с указанным номером и возвращает триггер 32 в нулевое состояние (фиг. 4з, и). В рассматриваемом примере блок 24 синхронизации выполнен для 10-разряднйх коэффициентов А и В. Поэтому серия управляющих импульсов включает в себя

9 импульсов сдвига для сдвиговых регистров 15 и 16 (фиг. 4к), из которых модули коэффициентов А и В выхо-дят младшими разрядами вперед (фиг. 4л); 9 импульсов записи чисел из сумматоров 25 в регистры 27 (фиг. 4м); 8 импульсов записи содержимого 1-ro разряда регистра 27 в триггер 28 (фиг. 4н); импульс округления результата (фиг. 4о) и записи результата в регистр 12.(фиг, 4п).

Последний импульс управления является сигналом окончания цикла работы фильтра. Так как сумматоры 3 и 5 комбинационного типа, то сразу после записи числа х - в регистр 1 на вы1 ходе сумматора 3 появляется число х, + o(x;,, а на выходе сумматора 5 — число х; + с х;, +px;

В соответствии с выбранной передаточной функцией на выходе мультиплексора 9 появляется произведение (x- + 0(x, + р х,. ) 2 (с . Чле1 ны уравнения (2) Ау;, и By . вычисляются одновременно следующим образом. Двоичная цифра последовательного кода множителя А и В управляет состоянием соответствующего мультиплексора 26 в блоках 19 и 20 умножения. Если цифра множителя а = 0 (Ь = О), где j = О, 1, 2, 8, то на выходе мультиплексора

26 будет число "0", а если а 1 = 1 (Ь = 1), то число у; „ (в блоке 19) или у;, (в блоке 20). На выходе сумматора 25 в блоке 19 умножения в j-м такте образуется сумма

U 1 = У11а) + 0 5 и1 11+ р)-1 где U .., — число в регистре 27 к

1! )-{ началу j-ro такта;

1374244 р. — цифра в триггере 28

j-1 к началу j-го такта, В этом же такте на выходе сумматора 25 в блоке 20 умножения образу5 ется число ;; = у + 0,5;,,-. + ;.„ где V,; — число в регистре 27 к началу j-ro такта; — цифра в триггере 28, 10

Умножение на коэффициент 0,5 в указанных уравнениях обеспечивается за счет косых связей между выходом регистра,27 и вторым входом сумматора 25, т.е. за счет смещения содержимого регистра 27 на один разряд вправо. При таком сдвиге отбрасываемая цифра 1-ro разряда запомина. ется в триггере 28> и учитывается в следующем такте как цифра переноса 20 в сумматоре 25. В середине каждого такта умножения число с выхода сумматора 25 записывается в регистр 27.

К концу 9-го такта умножения в блоке 19 формируется число I А! у;,, а 25 в блоке 20 — число I B t у; . Если знак весового коэффициента положительный, то произведение передается через соответствующий блок (21 или

22) на вход сумматора 23 без изменения. В противном случае произведение инвертируется по всем разрядам, а к содержимому младшего разряда добавляется 1. В результате число остается в дополнительном коде, но его знак изменяется на.противоположный.

Из условия устойчивости рекурсивного фильтра 2-ro порядка модуль коэффициента А выбирается в пределах от 0 до 2, а коэффициента  — от 0 до I. 40

Так как число А может быть больше 1, то оба множителя приходится уменьшать вдвое. Кроме того, при передаче ре зультата из сумматора 10 в регистр

12 число также уменьшается в 2 раза. 4»

Поэтому сумма произведений передается с выхода сумматора 23 на вход сумматора 10 со сдвигом на 2 разряда влево, т.е. умножается на 4 и тем самым восстанавливаются заданные значения коэффициентов. Во второй половине последнего такта работы блока 24 синхронизации число на выходе сумматора

10 округляется путем записи содержимого 1-ro разряда этого сумматора в триггер 11 (фиг, 4о) с последующим добавлением этой цифры к содержимому младшего разряда по входу переноса.

После округления число с выходов 2, N+1 сумматора 10 записывае1 я в N-разрядный регистр 12 последним управляющим импульсом (фиг. 4п), который возвращает триггер 32 в нулевое состояние и тем самым переводит цифровой фильтр в ждущий режим. Число в регистре 12 хранится до следующего импульса "Пуск" и представляет собой результат вычисления у, по

1 формуле (2) в дополнительном коде.

Цикл работы фильтра от момента прихода импульса "Пуск" до момента записи числа в регистр 12 согласно временной диаграмме (фиг, 4) включает в себя 1,5 такта формирования нерекурсивной части уравнения (2), М тактов умножения и 1, такт округления и регистрации результата. формула изобретения

Программируемый цифровой фильтр, содержащий четыре регистра, два блока умножения, блок синхронизации, первый сумматор, выход которого подключен к информационному входу первого регистра, выход которого является выходом фильтра и подключен к информационному входу второго регист ра, информационный вход третьего регистра подключен к выходу четвертого регистра, информационный вход которого является информационным входом фильтра, первый выход блока синхронизации подключен к тактовым входам с первого по четвертый регистров, о тл и ч а ю щ,и и с я тем, что, с целью повышения быстродействия, в него введены второй, третий и четвертый сумматоры, четыре мультиплексора, пятый и шестой регистры, два сдвиговых регистра, дешифратор, два блока инвентирования знака, регистр константы, триггер, причем выход четвертого регистра подключен к входу первого слагаемого второго сумматора, выход которого подключен к входу первого слагаемого третьего сумматора, выходы разрядов которого подключены к соответствующим информационным входам первого мультиплексора, выходы разрядов которого подключены к соответствующим информационным входам второго мультиплексора, выход которого подключен к входу первого слагаемого первого "умматора, вход второго слагаемого которого подключен к выходу четвертого сумматора, первый и второй

1374244 входы которого подключены к выходам соответственно первого и второго блоков инвентирования знака, информационные входы которых подключены к выходам соответственно первого и второ5

ro блоков умножения, входы множителя которых подключены к выходам соответственно первого и второго сдвиговых регистров, информационные входы кото- 10 рых подключены соответственно к первому и второму выходам регистра константы, информационный вход которого является входом задания константы фильтра, входом запуска которого является вход запуска блока синхронизации, первый выход которого подключен к тактовым входам пятого, шестого регистров и триггера, выход которого подключен к входу переноса первого сумматора, выход первого разряда которого подключен к D-входу триггера, инверсный выход третьего регистра подключен к первому информационному входу третьего мультиплексора, выход кото- 25 рого подключен к входу второго сумматора, выход третьего регистра подключен к второму информационному входу третьего мультиплексора и информационному входу пятого регистра, прямой и ЗО инверсный выходы которого подключены соответственно к первому и второму информационным входам четвертого мультиплексора, выход которого подключен к входу второго слагаемого третьего

35 сумматора, выход второго регистра подключен к входу множнмого первого блока умножения и информационному входу шестого регистра, выход которого подключен к входу множимого второгo 6$lo- 40 ка умножения и управляющий вход которого соединен с управляющим входом первого блока умножения и подключен к второму выходу блока синхронизации, третий выход которого подключен к тактовым входам первого и второго сдвиговых регистров, третий выход регистра константы подключен к входу дешифратора, первый, второй, третий, четвертый, пятый и шестой выходы которого подключены соответственно к входу переноса второго сумматора, входу переноса третьего сумматора и управляющим входам первого, второго, третьего и четвертого мультиплексоров, установочный вход регистра константы соединен с установочными входами первого, второго, третьего, пятого, шестого регистров и является установочным входом фильтра, четвертый и пятый выходы регистра константы подключены к управляющим входам соответственно первого и второго блоков инвертирования знака, причем каждый из блоков умножения содержит триггер, мультиплексор, сумматор и регистр, выход которого подключен к входу первого слагаемого сумматора, выход которого подключен к информационному входу регистра, выход первого разряда которого подключен к D-входу триггера, выход которого подключен к входу переноса сумматора, вход второго слагаемого которого подключен к выходу мультиплексора, управляющий и первый информационный входы которого являются соответственно входом множителя и входом задания "О" блока умножения, управляющим входом которого являются объединенные между собой тактовые входы триггера и регистра и вхад обнуления регистра, второй информационный вход мультиплексора является входом множимого блока умножения, вход знакового разряда входа множимого которого объединен с выходом регистра, который является выходом блока умножения.

1374244

1374244

Составитель А.Баранов

Текред Л.Сердюкова

Редактор Е.Копча

Корректор B.Гирняк

Заказ 604/46

Подписное

Производственно-полиграфическое предприятие, г.ужгород,,ул.Проектная, 4

Тираж 704

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

t !