Устройство для управления регенерацией информации в динамической памяти

 

Изобретение относится к запоминающим устройствам, в частности к оперативным запоминающим устройствам динамического типа, к которым для сохранения записанной в них информации требуется периодически обращаться (восстанавливать или регенерировать информацию). Целью изобретения является упрощение устройства. Устройство содержит блок 1 синхронизации , мультиплексор 2 адресов, счетчиК 3 адресов регенерации, мультиплексор 4 адресов строк, триггер 5 (запроса регенерации), триггер 6 (цикла чтения), триггер 7 регенерации , триггер 8 (выбора ряда), сдвиговый регистр 9, одноразрядный блок Ш памяти, элементы И 11-14, элемент ИJШ 15, элемент, НЕ 16, входы и выходы устройства. 4 ил. S . &

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51) 4 G 11 С 7/00, 11/24 р

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4101668/24-24 (22) 10.06.86 (46) 29.02,88. Вюл. У 8 (71) Всесоюзный научно-исследовательский институт электромеханики (72) P.P.Ïóðý и В.Н.Степанов (53) 681.327,6(088.8) (56) Авторское свидетельство СССР

У 351389., кл, 4 11 С 7/00, 1982.

Авторское свидетельство СССР

N - 780035, кл. G 11 С 1/00, 1980. (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ РЕГЕНЕРАЦИЕЙ ИНФОРМАЦИИ В ДИНАМИЧЕСКОЙ

ПАМЯТИ (57) Изобретение относится к запоминающим устройствам„ в частности.к оперативным запоминающим устройствам

„„SU„„1377909 А 1 динамического типа, к которым для сохранения записанной в них информации требуется периодически обращаться (восстанавливать или регенерировать информацию). Целью изобретения является упрощение устройства. Устройство содержит блок 1 синхронизации, мультиплексор 2 адресов, счетчик 3 адресов регенерации, мультиплексор 4 адресов строк, триггер 5 (запроса регенерации), триггер 6 (цикла чтения), триггер 7 регенерации, триггер 8 (выбора ряда), сдвиговый регистр 9, одноразрядный блок

10 памяти, элементы И 11-14, элемент

ИЛИ 15, элемент HE 16, входы и выходы устройства. 4 ил.

1377909

Изобретение относится к запоминающим устройствам, в частности к оперативным запоминающим устройствам динамического типа, которые для сохранения записанной в них информации требуют периодического к ним обращения (восстановления или регенерации информации).

Целью изобретения является упрощение устройства.

На фиг, 1 показана функциональная схема устройства регенерации информации в блоке динамической памяти; на фиг. 2 — временная диаграмма работы устройства; на фиг ° 3 — функциональная схема блока синхронизирующих импульсов; на фиг. 4 — временная диаграмма работы блока синхронизирующих импульсов. 20

Устройство содержит блок 1 синхронизирующих импульсов, мультиплексор 2 адресов, счетчик 3 адресов регенерации, мультиплексор 4 адресов строк, триггер 5 (запроса регенерации), 25 триггер 6 (цикла чтения), триггер 7 (регенерации), триггер 8 (выбора ряра), сдвиговый регистр 9, блок 10 памяти (одноразрядный), элементы И 1114, элемент ИЛИ 15, элемент НЕ 16, 30 адресные входы 17, адресные выходы 18, входные шины 19 режима команд, выходы 20 управления блоком памяти.

Блок 1 (фиг. 3} синхронизирующих импульсов содержит элементы ИЛИ 21-24, элементы И 25-27, триггер 28 (начала цикла), триггер 29 (регенерации), триггер 30 (цикла), триггер 31 (возбуждения строки), сдвиговый регистр

32, элементы И 33-35, тактовый гене- 40 ратор 36.

Устройство, работает следующим образом.

При поступлении команд чтения или записи на ВхОды 19 режима блОк 1 син- 45 хронизирующих импульсов вырабатывает на втором выходе сигнал, управляющий подключением к выходам мультиплексора 2 адресных выходов 18, а на выходах 20 формирует управляющие сигналы для работы динамической памяти. По"дробнее работа блока 1 рассмотрена ниже.

Мультиплексор 2 в зависимости от сигнала на его управляющем входе под55 ключает на выход первый или второй вход.

Во время выполнения команд чтения или записи блок 1 вырабатывает на третьем выходе сигнал Т»„„„, а на четвертом выходе — сигнал Т начала цикла. При этом триггер 6 (цикла чтения) установлен в "Ол и сигнал Т ц,„„через элемент И 14 и элемент KIH 15 снимает сигнал сброса с входа сброса сдвигового регистра 9, который с каждым синхроимпульсом последовательно, начиная с первого разряда, начинает устанавливать "1" на каждом из своих выходов, которые используются для формирования цикла работы одноразрядного блока 14 памяти в режиме "Считывание — модификация — запись". !!Осле установки первого разряда сдвигoBoI регистра 9 устанавливается триггер 8 (выбора строки), соединенный с входом выбора строки одноразрядного блока 10 памяти. После установки третьего разряда возбуждается вход выбора столбца, после установки пятого разряда — вход записи. При этом на информационном входе одноразрядного блока памяти — "0", а на адресный вход мультиплексор 4 адреса строки коммутирует адресные выходы 18.

Таким образом, параллельно с рабочими обращениями к ячейкам динамической памяти записываются нули в строки одноразрядного блока 10 памяти, соответствующие строкам основной динамической памяти.

В устройстве используется способ распределенной регенерации, Блок 1, как показано ниже, с периодом Т„р /и вырабатывает на первом выходе сигналы Запрос регенерации" (Т р — допустимое время хранения информации в динамической памяти, и — количество строк блока динамической памяти).

С приходом очередного сигнала

"Запрос регенерации" добавляется "1" к счетчику 3 адресов регенерации, из одноразрядного блока 10 памяти читается содержимое ячейки с адресом, соответствующим счетчику 3 (адресу регенерации очередной строки), и затем в эту ячейку записывается "1", При этом, если из одноразрядного блока 10 памяти читается "0", то значит, что за период Т„р к строке с таким адресом было обращение и регенерации этой строки не требуется, если читается "1", то требуется регенерация строки..

Работа производится следующим образом (фиг. 1 и 2).

1377909

Сигнал "Запрос регенерации" с первого выхода блока 1 устанавливает триггер 5 (запроса регенерации). При этом при отсутствии сигнала T„, с цикл третьего выхода блока 1 устанавливается "1" на выходе элемента И 11, которая поступает на единичный вход триггера 6 (цикла чтения). Если во время появления сигнала Запрос pere- 10 нерации" идет цикл работы динамической памяти, то элемент НЕ 16 блокирует второй вход элемента И 11 до окончания цикла.

После установки триггера 6 мульти- 15 плексор 4 подключает к адресным входам одноразрядного блока 10 памяти выход счетчика 3. При этом элемент

И 11 блокируется по первому входу, а элемент ИЛИ 15 снимает сигнал сбро- 20 са со сдвигового регистра 9, который, как было описано, Аормирует цикл работы одноразрядного блока 10 памяти в режиме Считывание — модификация запись". 25

При считывании "1" в элемент И 12 устанавливает "1" на информационном входе триггера 7 (регенерации), а импульс с выхода элемента И 13 устанавливает триггер 7 в "1". По окончании цикла регенерации блок 1 вырабатывает сигнал на шестом выходе, который сбрасывает триггер 7. При считывании из одноразрядного блока 10 памяти нуля триггер 7 остается в нуле.

Блок сикх >онизирующих импульсов (фиг. 3 и 4) работает следующим образом.

При установке одного из сигналов обращения (" Чтение" или "Запись" ) или сигнала Т регенерации через элементы ИЛИ 21 и 22 появляется "1" на первом входе элемента И 25. Если предыдущий цикл работы ОЗУ закончен, то два другие входа элемента И 25 та. же в "1" и фронтом импульса с второго выхода тактового генератора 36 устанавливается триггер 28 (начала цикла), От его фронта триггер 29 устанавливается в состояние "команда" при отсутствии сигнала Т регенерации

50 на входе и в состояние "регенерации" при наличии сигнала Т регенерации, Фронт следующего тактового импульса генератора 36 устанавливает триггер 30 (цикла). При этом снимается сигнал сброса со сдвигового регистра 32 и, начиная со следующего тактового импульса, в него начинают вдвигаться" единицы в соответствии с вре- . менной диаграммой на Аиг. 4.

При этом в соответствии с временной диаграммой (фиг. 4) триггер 31 и элементы И 33 и 34 формируют соответственно сигналы управления микросхемой динамической памяти: ° "Возбуждение строки", "Возбуждение столбца", "Запись".

Если триггер 29 был в нуле (режим обслуживания команды) в пятом такте работы регистра 32, элемент И 35 вырабатывает ответ ОЗУ, по получении которого снимается входная команда чтения или записи. При этом через элементы ИЛИ 23, И 27, ИЛИ 24 на втором входе элемент И 25 устанавливается 0" и тактовый импульс устанавливает в "0" триггер 28. Следующий тактовый импульс устанавливает в "0" триггер 30, который хранит регистр 32, закрывает элемент И 27 и открывает элемент И 25 для приема следующих сигналов обращения или регенерации.

При обслуживании схемой запроса регенерации в шестом такте работы регистра 32 элемент И 26 через элемент ИЛИ 24 устанавливает в "О" второй вход .элемента И 25. В дальнейшем работа схемы производится так же, как и при обслуживании команды.

Тактовый генератор 36, кроме тактовых импульсов на втором выходе, управляющих работой триггеров 28, 30 и регистра 32, вырабатывает также на первом выходе сигналы запросов регенерации с периодом Т,,р /и (Т, допустимое время хранения инАормации, п — число строк).

Согласно изобретению очередной цикл регенерации строки пропускается, если за последний период времени Т „р производилось обрашение к этой строке динамической памяти.

Формула и э о б р е т е н и я

Устройство для управления регенерацией информации в динамической памяти, содержащее мультиплексор адресов, первый информационный вход которого является адресным входом устройства, счетчик адресов регенерации, выход которого подключен к первому информационному входу мультиплексора адресов строк и к второму информационному входу мультиплексора адресов, выход которого подключен к второму информационному входу мульт1 i377909 плексора адресов строк и является адресным выходом устройства, блок синхронизирующих импульсов, выход сигнала запроса регенерации которого подключен к счетному входу счетчика адресов регенерации, выход управления адресным выходом блока синхронизирующих импульсов подключен к управляющему входу мультиплексора адресов,to входы записи и чтения блока синхронизирующих импульсов являются управляющими входами устройства, выходы сигнала возбуждения строки, выход сигнала возбуждения столбца, выход сигнала записи и выход сигнала ответа являются управляющими выходами устройства, триггеры, элементы И, элемент KIH, элемент НЕ, о т л и— ч а ю щ е е с я тем, что, с целью упрощения устройства, оно содержит блок памяти и сдвиговый регистр, вход сброса которого подключен к выходу элемента KIH первый вход которого подключен к прямому выходу пер ного триггера, к управляющему входу мультиплексора адресов строк, к информационному входу блока памяти и к первым входам первого и второго элементов И, выходы которых подключе- ЗО ны соответственно к D-входу и к С-входу второго триггера, выход которого подключен к входу сигнала требования регенерации блока синхронизирующих импульсов, второй вход элемента. ИЛИ подключен к выходу третьего элемента И, первый вход которого подключен к инверсному выходу первого триггера

Л70МС (@и.5л4Ртиерацт (Яю.&.1) уайд

«Яа/7й7С,айаг. 5

ТЦикпЯтн.6

30писб„0 "ЙПОкпаи,!

Член,r,"люид.7

Чюнце, О", запусб„О

7ЮГРУГО. 7 и входу сброса третьего триггера, С-вход и выход которого подключены соответственно к первому выходу блока синхронизирующих импульсов и к первому входу четвертого, элемента И, второй вход которого подключен к выходу элемента НЕ, вход которого подключен к второму входу третьего элемента И и к выходу сигнала цикла блока синхронизирующих импульсов, выход сигнала начала цикла которого подключен к

К-входу первого триггера, J-вход которого подключен к выходу четвертого элемента И, тактовый вход сдвигового регистра подключен к С-входу первого триггера и к выходу тактовых сигналов блока синхронизирующих импульсов, .выход сигнала регенерации которого подключен к входу сброса второго триггера, первый, второй, третий, четвертый и пятый выходы сдвигового . регистра подключены соответственно к С-входу четвертого триггера, к входу выбора столбца блока памяти, к второму входу второго элемента И, к входу чтения блока памяти и к входу сброса четвертого триггера, выход которого подключен к входу выбора строки блока памяти, адресный вход и выход которого подключены соответственно к выходу мультиплексора адресов строк и к второму выходу первого элемента И, D-входы третьего и четвертого триггеров и информационный вход сдвигового регистра подключены к входу единичного логического сигнала устройства.

1377909

Труни

var йт

Ф

Р) й) то г гжер

Vm

Л777

Т18

ТЯ9

TZ9

Tz

СО

Ее

8а

6m

С 7

А7пысь (ЮФ

Составитель С.Шустенко

Редактор Н.Слободяник Техред М.Ходанич Корректор Л.Пилипенко

Заказ 879/48 Тираж 590 Подписное

ВНИИНИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4