Буферное запоминающее устройство

 

Изобретение относится к вычислительной технике и может быть использовано в системах передачи и приема данных, в частности, при обработке информации от абонентов в порядке ее поступления. Целью изобретения является повышение достоверности функционирования устройства. Устройство содержит блок памяти, счетчик адреса, регистр числа, первый и второй блоки сравнения, счетчик повторений , распределитель импульсов, триггер , элементы И, ИЛИ, И-НЕ, элементы задержки. Цель изобретения достигается записью по каждому адресу накопителя контрольного кода количества тактов устройства с одинаковой информацией на входах. При считывании контрольный код поступает на одни входы блока сравнения, другие входы которого соединены с выходами счетчикаповторений. В случае несравнения блокируется работа счетчика адреса и разрешается инкрементирование счетчика повторений до момента сравнения. В результате информация на выходе устройства остается без изменений в течение времени, задаваемого контрольным кодом. 1 ил. сл

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И) (51) 4 С 11 С 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТ8ЕККЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТГЧИЙ И ОТКРЫТИИ

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ (2 1) 4 147550/24-24 (22) 17.11.86 (46) 23.05.88. Бюл. К - 19 (72) В.Г. Околотенко, А.Г. Бондаренко, В,И. Петренко и И.Д. Шульгина (53) 681.327.6(088.8) (56) Патент ФРГ )) 1268652, кл. С 11 С 11/00, 1968.

Авторское свидетельство СССР

NI 1177856, кл. G 11 С 11/00, 1985. (54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано в системах передачи и приема данных, в частности, при обработке информации от абонентов в порядке ее поступления. Целью изобретения является повышение достоверности функционирования устройства. Устройство содержит блок памяти, счетчик адреса, регистр числа, первый и второй блоки сравнения, счетчик повторений, распределитель импульсов, триггер, элементы И, ИЛИ, И-НЕ, элементы задержки. Цель изобретения достигается записью по каждому адресу накопителя контрольного кода количества тактов устройства с одинаковой информацией на входах. При считывании контрольный код поступает на одни входы блока сравнения, другие входы которого соединены с выходами счетчика.- повторений. В случае несравнения блокируется работа счетчика адреса и разрешается инкрементирование счетчика повторений до момента сравнения. В результате информация на выходе устройства остается без изменений в течение времени, за- С даваемого контрольным кодом. 1 ил.

1397968

Изобретение относится к вычислительной технике и можен быть использовано в системах передачи и приема данных, в частности при обработке информации от абонентов в порядке ее

- поступления.

Целью изобретения является повышение достоверности функционирования устройства. 1О

На чертеже представлена структурная схема запоминающего устройства.

Устройство содержит накопитель 1, блок 2 записи, блок 3 считывания, счетчик 4 адреса, дешифратор 5, блоки 6< и 6 сравнения, счетчик 7 повторений, элементы И 8, -8, элементы ИЛИ 9, и 9, элемент НЕ 1О, регистр 11 числа, триггер 12, элементь113, и 13 задержки, элемент И-HE 14, 20 вход 15 записи, вход 16 считывания, информационные входы 17 и вьжоды 18.

Блоки 1,2,3 и 5 объединены в блок

19 памяти, а элементы 8>, 8 и 10 в распределитель 20 импульсов.

В качестве триггера 12 могут быть использованы RS-триггеры или счетные триггеры. В первом случае S-вход триггера должен быть соединен с выходом элемента И 8 а R-вход — с вы30 ходом второго элемента 13 задержки.

Если использован счетный триггер, то S-вход должен быть соединен с выходом элемента И 8, а тактовый вход — с выходом второго элемента

131 задержки.

Устройство работает следующим образом.

Перед работой счетчик 4, регистр

11, счетчик 7 и триггер 12 обнуляют- 40 ся. На выходе триггера 12 — высокий логический уровень. Входная информация параллельным кодом поступает одновременно на информационные входы входного регистра 11 и на входы вто- 45 рого блока 6 сравнения. Второй блок

6 сравнения сравнивает информацию, записанную во входной регистр 11 числа в предыдущем такте записи с той информацией, которая появилась на входах устройства к приходу последующего синхроимпульса записи. В случае, если к последующему такту записи информация на входах устройства измениласв хотя бы в одном разряде своей кодовой комбинаций, то вь<сокий

55 логический уровень с вь<хода второго блока 6 сравнения разрешает прохождение синхроимпульса записи через первый элемент И 8<, второй элемент

ИЛИ 9, на счетный вход счетчика 4 адреса, который формирует новый адрес для записи слова входной информации. Кроме того, синхроимпульс заси с выхода второго элемента ИЛИ 9 через первый элемент 13< задержки поступает на синхровход блока 2 записи, при этом информация с выходов регистра 11 числа переписывается в основные, а показания счетчика 7 — в дополнительные разряды ячейки накопителя 1. Через первый 13, и второй 13 элементы задержки синхроимпульс записи поступает на вход "Сброс" счетчика 7, тем самым обнуляя его, и на синхровход регистра 11 числа, при этом информация, присутствующая в этот момент на входах устройства, запишется в регистр. Дальнейшая запись новых кодовьж комбинаций происходит аналогично.

Если же, начиная с какого-то момента времени, входная информация остается неизменной в течение нескольких тактов записи, то, появившись на входах устройства впервые с приходом очередного синхроимпульса записи, она запишется в регистр 11 числа, после чего второй блок 6 сравнения сигналом низкого логического уровня со своего выхода, заблокировав первый элемент И 8<, запретит прохождение последующих синхроимпульсов записи на счетный вход счетчика 4 адреса и другие узлы устройства.

Низкий логический уровень на выходе второго блока 6 сравнения инвертируется элементом И-HE 14. Высокий логический уровень с его выхода разблокирует второй элемент И 8 благодаря чему синхроимпульс записи через первый элемент ИЛИ 9, поступит на счетный вход счетчика 7 повторений, который считает количество тактов повторяющейся информации, и первый вход триггера 12, переключая его в единичное состояние. При этом на выходе триггера устанавливается низкий логический уровень.

Как только входная информапия изменится, то к приходу сивхроимпульса записи второй блок 6 сравнения сигналом высокого логического уровня со своего выхода разрешит прохождение синхрЬимпульса записи через первый элемент И 8 на узлы устройства, одновременно.с этим разрешив прохож1397968 дение синхроимпульса записи на счетный вход счетчика 7, поскольку второй элемент И 8дбудет открыт сигналом высокого логического уровня, поступающим на его второй вход с выхода элемента И-НЕ 14, Под воздействием этого синхроимпульса содержимое счетчика 7 увеличивается на единицу.

С выхода первого элемента И 8 синхроимпульс записи через элемент .ШИ 9 поступает на счетный вход счетчика 4 адреса, где сформируется адрес для записи повторяющейся кодовой комбинации. Кроме этого, через некоторое время, определяемое первым элементом

13, задержки, этот же синхроимпульс поступит на блок 2 записи, при этом ин формация с выхода регистра 11 числа переписывается в основные, а показания счетчика 7 — в дополнительные разряды ячейки памяти накопителя 1.

Еще более эадержанный вторым элементом 13 задержки синхроимпульс эаписи поступает на второй вход триггера 12, возвращая его в исходное состояние (высокий логический уровень на выходе), на вход "Сброс" счетчика 7 повторений, тем самым обнуляя его, и на синхровход записи в регистр 11 числа. При этом в регистр записывается новая информация.

Величину задержки 7, и,, на которую настраиваются соответственно первый 13, и второй 13 элементы задержки, необходимо выбирать исходя из того, что сначала необходимо сформировать адрес, по которому запишется информация, затем после окончания переходных процессов в регистре адреса переписать в накопитель, имеющий основные и дополнительные разряды ячеек памяти, информацию с регистра

11 числа и счетчика 7 повторения, после чего обнулить счетчик и записать во входной регистр новую информацию.

Считывание информации из устройства производится следующим образом.

Из внешнего ; стройства на вход считывания поступают синхроимпульсы, каждый из которых соответствует одному такту выходной информации. Считывание информации производится по заднему фронту импульса считывания, Если в дополнительных разрядах накопителя 1 записаны нули, т.е ° информация не повторялась, то на выходе первого блока 6 сравнения появится сигнал высокого логического уровня (счетчик 7 перед работой обнуляется), разрешая прохождение синхроимпуль6 сов считывания через четвертый элемент И 8д и второй элемент ИЛИ 9 на счетный вход счетчика 4 адреса, который по переднему фронту импульса считывания формирует адрес ячейки б накопителя. В каждом такте считывается информация иэ следующей по порядку ячейки памяти накопителя 1.

Если в очередной ячейке в дополнительных разрядах записано какоелибо значение, то на выходе первого блока 6, сравнения появится низкий логический уровень, четвертый элемент И 8„ будет заблокирован, импульcbi считывания Hp смогут поступать на счетный вход счетчика 4 адреса.

Низкий логический уровень с выхода первого блока 6, сравнения инвертируется элементом HE 10, разблокируя тем самым третий элемент И 8>, через

25 который импульсы считывания поступает на первый элемент ИЛИ 9,, а с него — на счетный вход счетчика 7. Счет тактов синхроимпульсов считывания продолжается до момента совпадения значения счетчика 7 со значением, записанным в дополнительных разрядах ячейки памяти накопителя 1. При совпадении работа продолжается аналогично описанному, сигнал с выхода второго элемента ИЛИ 9 сбросит показания

35 счетчика 7.

Фор мул аизобретени я

Буферное запоминающее устройство, 40 содержащее регистр числа, информационные входы которого являются одноименными входами устройства и соединены с входами первой группы второго блока сравнения, входы второй группы

4 которого подключены к выходам регистра числа и к входам информационных разрядов блока памяти, входы служебных разрядов которого соединены с выходами счетчика повторений и с вхо5О дами первой группы первого блока сравнения, входы второй группы которого подключены к выходам служебных разрядов блока памяти, выходы информационных разрядов которого являются

5 информационными выходами устройства, а адресные входы соединены с выходами счетчика адреса, синхровход которого подключен к выходу второго элемента ИЛИ и к выходу первого эле1397968 мента задержки, выход которого соединен с входом записи Блока памяти и

Составитель О,Исаев

Техред M.ÄiùûK

Редактор Л.Гратилло

Корректор М.Демчик

Заказ 2273/50

Тираж 590

Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб, д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 с входом второго элемента задержки, выход которого подключен к синхро5 входу регистра числа и к входу сброса счетчика повторений, синхровход которого соединен с выходом первого элемента ИЛИ, входы которого подключены соответственно к выходу второго элемента И к первому выходу распределителя импульсов, импульсный вход которого является входом считывания устройства, а управляющий вход и второй выход соединены соответствен-15 но с выходом первого блока сравнения и с первым входом второго элемента

ИЛИ, второй вход которого подключен к выходу первого элемента И, первый вход которого соединен с первым входом второго элемента И и является входом записи устройства, второй вход первого элемента И подключен к выходу второго блока сравнения, о тл и ч а ю щ е е с я тем, что, с целью повышения достоверности функционирования устройства, в него введены триггер и элемент И-НЕ, причем входы три гера соединены соответственно с выходом второго элемента

И и с выходом второго элемента задержки, инверсный выход триггера подключен к первому входу элемента

И-НЕ, второй вход и выход которого соединены соответственно с выходом второго блока сравнения и с вторым входом второго элемента И.