Буферное запоминающее устройство

 

Изобретение относится к вычислительной технике и может быть использовано для накопления дискретной информации в порядке ее поступления из каналов связи или от других абонентов. Цель изобретения - расширение области применения устройства за счет блокировки записи при переполнении накопителя. Устройство осуществляет запись данных в блок 12 памяти по адресам, формируемым счетчиком 8, и считывание данных из блока 12 по адресам, фop i ipveмы счетчиком 9. Импульс записи (считывания) с входа 15 (16) поступает через элемент И 1 (2) на триггер 4 (5), устанавливая его в единичное состояние. Кроме того, по сигналу записи увеличивается, а по сигналу чтения уменьшается состояние реверсивного счетчика 10. Выходы счетчика 10 подключены к элементу ИЛИ-НЕ 3, выходной сигнал которого поступает на триггеры 6 и 7. Обнуление счетчика 10 в цикле записи означает переполнение блока 12, что запрещает очередной цикл записи путем установки в единичное состояние триггера 6. Обнуление счетчика 10 в цикле чтения означает опустошение блока 12, что запрещает очередное считывание путем установки триггера 7 в единичное состояние. Мультиплексор 11 осуществляет коммутацию выходов счетчиков 8 и 9 на адресные входы блока 12. 1 ил. (Л е

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„ЯЦ„„1388951

А1

511 4 С 11 С 19/00

ОПИСАНИК ИЗОБРЕТКНИЯ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4103861/24-24 (22) 04.08.86 (46) 15.04.88. Бюл. № 14 (72) Я. М. Фрадкин, P. P. Исмагилов, В. Г. Михеев и В. Я. Володарский (53) 681.327.6 (088.8) (56) Авторское свидетельство СССР № 822287, кл. G 11 С 19/00, 1979.

Авторское свидетельство СССР № 1111202, кл. G 06 F 12/00, 1982. (54) БУФЕРНОЕ ЗАПОМИНА1ОЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано для накопления дискретной информации в порядке ее поступления из каналов связи или от других абонентов. Цель изобретения расширение области применения устройства за счет блокировки записи при переполнении накопителя. Устройство осуществляет запись данных в блок 12 памяти по адресам, формируемым счетчиком 8, и считывание данных из блока 12 по адресам, формируемым счетчиком 9. Импульс записи (считывания) с входа 15 (16) поступает через элемент И 1 (2) на триггер 4 (5), устанавливая его в единичное состояние. Кроме того, по сигналу записи увеличивается, а по сигналу чтения уменьшается состояние реверсивного счетчика 10. Выходы счетчика 10 подключены к элементу ИЛИ-HE 3, выходной сигнал которого поступает на триггеры 6 и ?. Обнуление счетчика 10 в цикле записи означает переполнение блока 12, что запрещает очередной цикл записи путем установки в единичное состояние триггера 6.

Обнуление счетчика 10 в цикле чтения означает опустошение блока 12, что запрещает очередное считывание путем установки триггера 7 в единичное состояние. Мультиплексор 11 осуществляет коммутацию выходов счетчиков 8 и 9 на адресные входы блока 12. 1 ил.

1388951

1G г,"а

Формула изобретения

Изобретение относится к вычислительной технике и может бьггь использовано в качестве запоминающего устройства при обработке информации в порядке ее поступления от абонентов, например, в ЗВМ.

Цель изобретения — — расширение области применения устройства за счет блокировки записи данных при переполнении памяти.

На чертеже приведена структурная схема устройства.

Устройство содержит элементы И 1 и 2, элемент ИЛИ-НЕ 3, триггеры 4 — 7, счетчики 8 и 9, реверсивный счетчик О, мультиплексор 11, блок 12 памяти, информационные входы 13, информационные выходы 14, вход 15 записи, вход 16 чтения, вход 17 синхронизации, выход 18 сигнала ответа записи и выход 19 сигнала ответа чтения.

Коэффициенты пересчета счетчиков 8 — 10 одинаковы.

Устройство работает следующим образом.

В исходном состоянии триггер 7 установлен, а триггеры 4 — 6, счетчики 8 — 10 сброшены. Процессы записи и считывания синхронизируются тактовыми сигналами с периодом повторения импульсов, равным длительности времени записи в блок 12 памяти.

При поступлении импульса записи на вход

15 он проходит через элемент И 1 и записывается в триггер 4. При этом сбрасывается триггер 7, наращивается содержимое счетчика 10, указывающего на количество слов в блоке 12 памяти, на вход режима блока 12 подается сигнал «Разрешение записи», блокируется прохождение сигнала чтения через элемент И 2, выдается ответный сигнал ответа записи на выход. После этого снимается входной сигнал записи на входе 15.

Нулевой сигнал на входе 15 записывается в триггер 4. При этом прекращается режим записи в блок 12 памяти, наращивается содержимое счетчика 8, который теперь указывает адрес следующего цикла записи в накопитель, разблокируется прохождение сигнала чтения через элемент И 2, снимается сигнал с выхода 18.

Если реверсивный счетчик 10 сброшен (в результате полного наполнения блока 12 памяти), то устанавливается триггер 6, что блокирует прохождение сигнала записи через элемент И 1.

На этом цикл записи заканчивается.

При поступлении импульса чтения на вход

16 происходит цикл считывания числа по адресу, определяемому счетчиком 9. Цикл чтения аналогичен циклу записи. К концу цикла чтения содержиглое счетчика 9 увеличено на единицу, содержимое счетчика 10 уменьшено на единицу, триггер 6 сброшен, триггер 7 установлен или сброшен в зависимости от содержимого счетчика 10.

"Q

Р5

При одновременном поступлении импульсов записи и чтения за счет того, что триггеры 4 и 5 работают по разным фронтам синхроимпульсов, первым изменяет свое состояние, например, триггер 4. При этом происходит цикл записи и блокируется до окончания цикла записи прохождение импульса чтения на триггер 5. По окончании цикла записи сигнал чтения проходит через элемент И 2 и устанавливает триггер 5. Происходит цикл чтения. Так обеспечивается поочередное обслуживание запросов записи и считывания при их одновременном поступлении.

Блокирование записи или считывания из блока памяти при соответственно заполненном или опустошенном накопителе расширяет область применения устройства и исключает вероятность потери или считывания ложной информации.

Буферное запоминающее устройство, содержащее блок памяти, информационные входы и выходы которого являются соответственно информационными входами и информационными выходами устройства, первый и второй элементы И, первые входы которых являются соответственно входом записи и входом чтения устройства., мультиплексор, первый и второй информационные входы которого подключены к выходам соответственно первого и второго счетчиков, выход мультиплексора подключен к адресному входу блока памяти, счетный вход первого счетчика подключен к инверсному выходу первого триггера, к входу сложения реверсивного счетчика и к второму входу второго элемента И, выход которого подключен к информационному входу второго триггера, прямой выход которого является выходом сигнала ответа чтения устройства, счетный вход второго счетчика подключен к инверсному выходу второго триггера, к управляющему входу мультиплексора, к входу вычитания реверсивного счетчика и к второму входу первого элемента И, выход которого подключен к информационному входу первого триггера, прямой выход которого является выходом сигнала ответа записи устройства, тактовый вход первого триггера подключен к тактовому входу второго триггера и является входом синхроимпульсов устройства, выходы реверсивного счетчика подключены к входам элемента ИЛИ-НЕ, отличающееся тем, что, с целью расширения области применения устройства за счет блокировки записи данных при переполнении памяти, оно содержит третий и четвертый триггеры, выходы которых подключены к третьим входам соответственно первого и второго элементов И, информационные входы третьего и четвертого триггеров подклю!

388951

Составитель С. Шустенко

Редактор М. Недолуженко Техред И. Верес Корректор А. Зимокосов

Заказ 1525/54 Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие. г. Ужгород, ул. Проектная, 4 чены к выходу элемента ИЛИ-НЕ, тактовые входы третьего и четвертого триггеров подключены к инверсным выходам соответственно первого и второго триггеров, вход режима блока памяти подключен к инверсному выходу первого триггера.