Преобразователь последовательного кода в параллельный

 

Изобретение относится к вычис лительной технике. Цель изобретения - расширение функциональных возможностей преобразователя последовательного кода в параллельный. Преобразователь последовательного кода в параллельный содержит контроллер 1, генератор 2 импульсов, канал 3 преобразования , содержащий формирователь 4, регистр 5 сдвига, блоки 6-8 оперативной памяти, триггеры 9-13, счетчики 14-17, элементы ИЛИ 18 и 19, элементы И 20-22, буферные регистры 23, 24, делитель 25 частоты, мультиплексор 26, преобразователь 27 биполярного кода в униполярный, элементы И-1ШИ 28 и 29, дегаифраторьГ 30, 31. 4 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСГ1УЬЛИК (5у у Н 03 М 9/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

:В

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

llO ДЕЛАМ И306РЕТЕНИЙ И ОТКРЫТИЙ (21) 4182142/24-24 (22) 13 ° 01.87 (46) 23.08.88. Бюл. У 31 (72) В.И. Ковнир и В.А . Ходжаев (53) 681.325(088.8) (56) Авторское свидетельство СССР

В 1231613, кл. Н 03 М 9/00, 1984. (54) ПРЕОБРАЗОВАТЕЛЬ ПОСЛЕДОВАТЕЛЬНОГО КОДА В ПАРАЛЛЕЛЬНЫЙ (57) Изобретение относится к вычислительной технике, Цель изобретения — расп|ирение функциональных возможностей преобразователя последова„„SU„, 418911 А1 тельного кода в параллельный. Преобразователь последовательного кода в параллельный содержит контроллер 1, генератор 2 импульсов, канал 3 преобразования, содержащий формирователь

4, регистр 5 сдвига, блоки 6-8 оперативной памяти, триггеры 9-13 счетчики 14-17, элементы ИЛИ 18 и 19, элементы И 20-22, буферные регистры 23, 24, делитель 25 частоты, мультиплексор 26, преобразователь 27 биполярно" го кода в униполярный, элементы И-ИЛИ

28 и 29, деиифраторы 30, 31. 4 ил.

1418911

Изобретение относится к вычислительной технике и предназначено для использования в системах сбора и обработки информации с использованием преобразования биполярного кода в па5 раллельный.

Цель изобретения — расширение функциональных возможностей устройства.

На фиг. l изображена схема преобразователя последовательного кода в параллельный; на фиг. 2-4 — временные диаграммы, поясняющие работу преобразователя. 15

Преобразователь последовательного кода в параллельный содержит (фиг.1) контроллер 1, генератор 2 импульсов, канал 3 преобразования, содержащий формирователь 4, регистр 5 сдвига, блоки 6-8 оперативной памяти (БОП), триггеры 9-13. счетчики 14-17, элементы ИЛИ 18,19, элементы И 20-22, буферные регйстры 23 и 24, делитель 25 частоты, мультиплексор 26 и преобра- 25 эователь 27 биполярного кода в униполярный, элементы И"ИЛИ 28 и 29, дешифраторы 30 и 31, Преобразователь работает следующим образом. 30

При включении питания запускается генератор 2 и на выходах делителя

25 частоты начинается отсчет времени.

С выхода делителя 25 на выходе данных блока 7, подключенного к входу канала 3, устанавливается код, метка те" кущего времени. Контроллер 1 по команде предварительной записи (фнг. 2а), которая поступает на вход канала 3, устанавливает триггер 12 в первое 40 состояние (фиг. 2б), на выходе триггера 12 устанавливается потенциал, который является разрешающим для первого элемента И элемента 28 и первого элемента И элемента 29. Этим же по- 45 тенциалом второй адресный вход А мультиплексора 26, к которому подключен десятый выход контроллера, переключается на выход и таким образом данные с выхода контроллера 1 уста" навливаются на адресном входе блока 8.

Кроме того, устанавливается запрещающий потенциал на стробируюших входах дешифраторов 30 и 31. С шестого управляющего входа канала 3, подклю» ченного к четвертому выходу контроллера через элемент И-ИЛИ 29, на входе выбора режима блока 8 устанавливается режим записи (фиг. 2в). С выхода контроллера на блок 8 поступает команда разрешения (фиг. 2г). На информационном входе блока 8 контроллера ус- танавливает признак записи, а именно высокий потенциал, если адрес необходимо записать, и низкий потенциал, если нет (фиг. 2д). Таким образом по команде разрешения в блоке 8 записывается информация о тех адресах, которые необходимо записать. После предварительной записи по команде Пуск", которая поступает на второй вход канала 3 и далее на вход элемента ИЛИ 18, устанавливается триггер 11 и сбрасывается триггер 12 (фиг. 3).

Высоким потенциалом с прямого выхода триггера 11 устанавливается запрещающий потенциал на входе сброса счетчика 15, а с инверсного выхода триггера 11 устанавливается разрешающий потенциал на входе сброса счетчика

16, т.е. этот счетчик включается сигналом с прямого выхода триггера 12, устанавливается разрешающий потенциал на дешифраторах 30 и 31 (фиг. Зг).

Входом канала преобразования является вход преобразователя 27. С его первого выхода поступает последовательный униполярный код, а с второго — последовательность синхроимпульсов. Тридцатидвухразрядные слова униполярного кода разделены паузами.

Формирователь, обнаружив паузу, формирует синхроимпульсы и со своего выхода посылает их на счетный вход регистра 5 сдвига.

На информационный вход регистра 5 сдвига поступает последовательный униполярный код, который по мере поступления синхроимпулъсов выставляется на выходе регистра 5 сдвига и далее на входе блока 6. Восемь разрядов адреса данных из тридцатидвухt разрядного слова поступают на первый адресный вход мульитплексора 26, который потенциалом с прямого выхода триггера 12 переключается на выход и устанавливается на адресном входе блока 8. Инверсный выход триггера 12 устанавливает разрешающий потенциал на входе второго элемента И элемента

29. По приходе тридцать второго синхроимпульса на вход счетчика 14 (фиг. За), которые поступают с формирователя 4, с его выхода поступает импульс, который устанавливает триггер 10. На (фиг. Зб) прямом выходе триггера I0 устанавливается высокий

1418911 потенциал, который поступает на вход са триггера 10 и сбрасывает его элемента И 22. На второй вход элемен- (фиг. Зб). та И 22 поступает частота с генерато- На его прямом выходе формируется ра 2. По приходе потенциала с десято- потенциал, который запрещает прохожде5 го выхода импульсы начинают поступать ние частоты на вход элемента И 22. на вход счетчика 16, с выхода счетчи- Процесс записи тридцатидвухразрядного ка, поступая на вход дешифратора 31 слова закончен.

/ (фиг. Зв), включают его первый выход. Команда считывания поступает на

Импульс с первого выхода дешифрато а 10 вход элемента ИЛИ 18 с девятого упустанавливает триггер 9. Прямой выход равляющего выхода контроллера, подтриггера 9 устанавливает потенциал, ключенного к одиннадцатому входу каопределяющий режим записи на входах нала 3, и на вход сброса триггеров режима блоков 6 и 7 (фиг. Зг). Ha ux 11 и 12. адресных входах устанавливается адрес Ir Потенциал с прямого выхода триггес выхода счетчика 17 (фиг. Зг), физи- ра ll поступает на вход сброса счетческий адрес на счетчик 17 устанавли- чика 15 и разрешает его работу, в то вается с седьмого выхода контроллера, время как с инверсного выхода запреподключенного к девятому входу кана- шает работу счетчика 16. С выхода элела 3. Команда записи адреса поступает 20 мента ИЛИ 18 импульс поступает на с выхода контроллера, подключенного вход сброса триггера 12. В результак десятому входу канала 3. те на прямом выходе триггера устанавПотенциал с инверсного выхода триг- ливается потенциал, который, поступая гера 9 через элемент 29 поступает на на вход стробирования дешифраторов вход режима блока 8 (фиг. Зд), уста- 25 30 и 31, разрешает их работу. Кроме навливая на этом входе режим считыва- того, команда считывания включает инния, .Второй импульс со счетчика 16 версный выход триггера 9 (фиг. 4а). включает второй выход дешифратора Зl Потенциал с инверсного выхода тригге(фиг. Зв). Импульс со второго выхода ра 9 поступает на первый вход элемендешифратора, поступая на вход уста- 10 та 21 и разрешает прохождение часновки триггера 13, взводит его. Ин- тоты с его второго входа на выход. версный выход триггера 13 через вто- На прямом выходе триггера 9 устанавй л мент 28 подключен в режиме за- ливается потенциал, определяющии ре6 7. С писи к входу разрешения блока 8. Им- жим считывания для блоков и пульс с второго выхода дешифратора выхода элемента И 21 импульсы постуформирует передний фронт сигнала раз - пают íà вход счетчика 15. Первыи решения для блока 8 (фиг, Зж). Третий импульс с выхода этого счетчика вклюимпульс с выхода дешифратора 31 по- чает первый выход дешифратора 30 ступает на второй вход элемента 20. (фиг. 4б). Импулье с этого выхода поК этому времени с выхода блока 8 при- 4О ступает на первый вход разрешени4 ходит признак записи данньн, записан- буферного регистра 23 и подключает ный предварительно в ло но в блок 8. В слу- шестнадцать выходных шин этого реконт оле а о новре-чае, если признак записи адреса обоз- гистра к входу к р р начен высоким уровнем, импульс п импульс прохо- менно с этим поступая нй вход элемендит на выход элемента и д л че- 4>

20 далее ч - та ИЛИ 19 и далее с его выхода на рез элемент 19 на .вход разрешения входы разрешения блоков 6 и 7. Инфорблоков 6 и 7 (фиг. 3,4). Таким обра- мация, записанная по адресу, установзом производится запись данных в блок ленному на счетчи ке 17 станавливаУ б 7. Им ульс с . ется на выходах блоков 6 и 7 и таким

6 и время записи в лок . и об аэом шестнадцать первых разрядов четвертого выхода дешифратора 31 по- 50 о Р

"+1" счетчи- подключаются к входу контроллера 1 ступает на счетный вход + ка 17 и устанавливает на его выходе фиг. 4в). следующий адрес. Этим же импульсом руется Второй импульс с счетчика 15 вкгпосбрасывается триггер 13 и формируетс о ешиф ато а 30. Имзаднии афронт сиги а ра ала разрешения на чает второй выход дешифратора . Импульс с этого выхода включает второи входе разрешения блока 8 (фиг.З ж,в).

Пятый импульс со счетчика включает

16 лючает вход Разрешения буферного регистра

31. Импульс с 23, подключая вторые шестнадцать раэпятый выход дешифратора этого выхода поступает на вход вход сбро- рядов к входу контроллера и отклю-ая

l41891l первые. Этим же импульсом информация опять считывается из блоков 6 и 7.

Вторые шестнадцать разрядов тридцатидвухразрядного слова поступают на вход контроллера. Третий импульс со счетчика 15 включает третий вход дешифратора. Импульс с этого выхода поступает на вход разрешения буферного регистра 24, подключает шестнадцать его выходных разрядон к входу контроллера I, отключая остальные выходы буферного регистра 23. Этот же импульс с выхода блока 19 считывает информацию из блока 7 на вход конт роллера.

Четвертый импульс с дешифратора 30 устанавливает на выходе счетчика 17 следующий адрес. Пятый импульс с дешифратора 30, поступая на счетный вход триггера 9, сбрасывает его. Таким образом считывание слова заканчивается.

15

Формула из обретения 25

Преобразователь последовательного кода в параллельный, содержащий контроллер, генератор импульсов и в каждом из каналов преобразования — первый блок оперативной памяти, первый— четвертый триггеры, первый и второй счетчики, элементы И, элементы ИЛИ и первый буферный регистр, инверсный выход первого триггера соединен с пер-35 вым входом первого элемента И, второй вход которого является первым входом канала преобразования, прямой выход второго триггера соединен с первым входом второго элемента И, первый 40 вход первого элемен га ИЛИ является вторым входом канала преобразования, выход генератора импульсов ипервый выход контроллера соединены с первыми и вторыми выходами всех каналов пре- 45 образования соответственно, о т л ич а ю шийся тем, что, с целью расширения функциональных возможностей преобразователя за счет обеспечения привязки выходной информации к шкале реального времени, н него введены делитель частоты и в каждый канал преобразования — преобразонатель биполярного кода в униполярный, формирователь импульсов регистра, нторой 55

H третий блоки оперативной памяти, пятый триггер, третий и четвертый счетчики, элементы И-ИЛИ, дешифраторы и мультиплексор, вход делителя частоты подключен к выходу генератора импульсон, ныход — к третьим входам каналов преобразования, в котором выход первого элемента ИЛИ соединен с входом сброса третьего триггера, прямой выход которого соединен с объединенными первыми входами первых элементов И первого и второго элементов И-ИЛИ, объединенными синхровходами первого и второго регистров и входом переключения адресных входов мультиплексора, выход мультиплексора соединен с адресным входом первого блока оперативной памяти, информационный вход которого является четвертым входом канала преобразования, выход первого блока оперативной памяти соединен с первым входом третьего элемента И, вторые входы первых элементов И первого и второго элементон И-ИЛИ являются соответственно пятым и шестым входами канала преобразования, вход установки третьего триггера является седьмым входом канала преобра зования, инверсный вход третьего триггера соединен с объединенными первыми нходами вторых элементов И первого и второго элементов И-ИЛИ, выходы которых соединены соответственно первым и вторым входами выбора режима первого блока оперативной памяти, первый выход преобразования биполярного кода н униполярный соединен с первым входом формирователя импульсов, второй выход преобразователя биполярного кода в униполярный соединен с вторым входом формирователя импульсон и первым входом регистра сдвига, второй вход которого объединен с первым входом первого счетчика и соединен с выходом формирователя импульсов, первый вход третьего и второй вход первого счетчиков объединены с третьим входом регистра сдвига н являются восьмым входом канала преобразования, второй и третий входы третьего счетчика являются соответственно девятым и десятым входами канала преобразования, выход регистра сднига соединен с первым адресным входом мультиплексора и информационным входом второго блока оперативной памяти, адресный вход которого объединен с адресным входом третьего блока оперативной памяти и соединен с выходом третьего счетчика, второй вход нторого элемента И подключен к первому входу канала пре1418911 образования, выход второго элемента

И соединен с первым входом второго счетчика, выход которого соединен с информационным входом первого дешиф5 ратора, первый, второй, третий выходы которого соединены соответственно с входом установки первого триггера, входом установки четвертого триггера, вторым входом третьего элемента И, 10 четвертый выход первого дешифратора соединен с входом сброса четвертого триггера и четвертым входом третьего счетчика, пятый выход дешифратора соединен с входом сброса второго трнг-15 гера, вход установки которого соединен с выходом первого счетчика, инверсный выход четвертого триггера соединен с вторым входом второго элемента И первого элемента И-ИЛИ, вто- 20 рой вход второго элемента И второго элемента И вЂ И подключен к инверсному выходу первого триггера, входы сброса первого и пятого триггеров и второй вход первого элемента ИЛИ объединены 25 и являются одиннадцатым входом канала преобразования, вход установки пятого триггера подключен к первому входу первого элемента ИЛИ, прямой и инверсный выходы пятого триггера сое- 30 динены с входами сброса соответственно четвертого и второго счетчиков, выход второго счетчика соединен с информационным входом второго дешифратора, выход первого элемента И соеди- 35 нен со счетным входом четвертого счетчика, первый и второй выходы второго блока оперативной памяти соединены соответственно с первым н вторым входами первого буферного регистра, 10 первый и второй выходы которого и выход второго буферного регистра объединены и являются выходом канала преобразования, первый и второй выходы второго дешифратора соединены соответственно с первым и вторым входами второго элемента KIH и прямым и четвертым входами первого буферного регистра, третий выход второго дешифратора соединен с третьим входом второго элемента ИЛИ и с первым входом второго буферного регистра, четвертый и пятый выходы второго дешифратора соединены соответственно с пятым входом третьего счетчика и входом синхронизации первого триггера, выход третьего элемента И соединен с четвертым входом второго элемента

ИЛИ, выход которого соединен с первыми входами выбора режима второго и третьего блоков оперативной памяти, прямой выход первого триггера соединен с вторыми входами выбора режима второго и третьего блоков оперативной памяти, информационный вход третьего блока оперативной памяти является третьим входом канала преобразования, выход третьего блока оперативной памяти соединен с вторым входом второго буферного регистра, вход преобразователя биполярного кода в униполярный является двенадцатым входом канала преобразования, второй адресный вход мультиплексора является тринадцатым входом канала преобразования, выходы всех каналов преобразования объединены и подключены к входу контроллера, второй — девятый выходы которого соединены о пятым, одиннадцатым, девятым, тринадцатым, четвертым, десятым, восьмым и девятым входами каналов преобразования соответственно.

1418911

Составитель С. Берестевнч

Редактор С. Патрушева Телред М.Моргентал Корректор . Демчик

М.

Заказ 4!67/56 Тира к 928 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва Ж-35, Раушская наб., д. 4/5

Производственно-полйграфическое предприятие, г. Укгород, ул ° Проектная, 4