Буферное запоминающее устройство

 

Изобретение относится к вычисли-- тельной технике и может быть использовано для реализации блоков памяти. на бис динамического типа. Целью изобретения является повьшение быстродействия Устройство содержит одновибраторы 1,2, распределитель 3 импульсов , счетчики 4,5, блок 6 триггеров , блок 7 логических элементов, генератор 8 импульсов, коммутатор 9 адреса, блоки 10, 11 памяти, счетчик 13 адреса регенерации, входы режима работы 14, информационный 15 и адресный 16, начальной установки 17 устройства , выходы информационный 18, индит кации 19 состояния устройств. Поставленная цель достигается за счет воз- . можности параллельного обращения и pe-tg генерации. 1 ил. /J (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН

А1 (19) (11) (5!) 4 С 06 F 12/00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО.ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ! KICOO35A g

ОПИСАНИЕ ИЗОБРЕТЕНИЯ, и „", „.", .- ц

К АBTOPCHOMV СВИДЕТЕЛЬСТВУ @ШЙМЕКА (21) 4182251/24-24 (22) 21. 01.87 (46) 23.10.88. Бюл. У 39 (71) Институт кибернетики им.В.М.Глушкова (72) В.Я. Голубчик, А.П.Паришкура, П.М.Сиверский, Ю.Н.Рухлядев и О.А,Минченко (53) 681.3 (О88.8) (56) Авторское свидетельство СССР

У 1293734, кл. G 06 F 13/00, 1986.

Патент США Ó 4464715, кл. G 06 F 13/00, 1984. (54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычисли-. тельной технике и может быть испольм зовано для реализации блоков памяти. на бис динамического типа. Целью изобретения является повышение быстродействия . Устройство содержит одновибраторы 1,2, распределитель 3 импульсов, счетчики 4,5, блок 6 триггеров, блок 7 логических элементов, генератор 8 импульсов, коммутатор 9 адреса, блоки 10, 11 памяти, счетчик

13 адреса регенерации, входы режима работы 14, информационный 15 и адресный 16, начальной установки 17 устройства, выходы информационный 18, инди кации 19 состояния устройствА. Поставленная цель достигается за счет возможности параллельного обращения и ре-ю

«Ф генерации. 1 ил.

1432532

Изобретение относится к вычислительной технике и может бьггь использовано для реализации блоков памяти на бис динамического типа.

Цель изобретения — повышение быстродействия.

На чертеже представлена функциональная схема устройства.

Устройство содержит одновибрато- 10 ры 1 и 2, распределитель 3 импульсов, содержащий счетчики 4 и 5, блок

6 триггеров и блок 7 логических эле-! ментов генератор 8 импульсов, коммуФ

1 татор 9 адреса, блоки 10 и 11 памяти, 15 регистр 12, счетчик 13 адреса регенерации, вход 14 режима работы устрой- ства, информационный 15 и адресный

16 входы устройства, вход 17 начальной установки устройства, информаци- 20 онный выход 18 устройства, выход 19 индикации состояния .устройства.

Блок 7 логических элементов содержит совокупность логических элементов (элементы И и элемент НЕ), соеди- 25 ненных по схеме, обеспечивающей формирование требуемой временной диаграммы на выходе распределителя импульсов. Конкретная реализация блока 7 может быть различной и не влияет на существо изобретения.

Устройство работает следующим об. разом.

Распределитель 3 импульсов использует тактовые сигналы генератора 8 импульсов, а также сигналы, задающие режим формирования импульсов, и вырабатывает последовательность управляющих сигналов, обеспечивающих обращение к блокам 10 и 11 памяти динамического типа и записи результата в регистр 12.

До момента качала записи или чтения в блоке 10 или блоке 11 непрерыв- g5 но полными циклами регенерировалась информация за счет последовательности управляющих сигналов, формируемой распределителем 3. Момент начала.записи или считывания в блок 10 или 5О

11 прерывает регенерацию блока 10 или 11 в любой точке цикла регенерации, соответствукщей моменту начала записи или считьвания, т.е. в момент перепада потенциала на шине кеда мпадшего разряда адреса.

При записи информация с входа 15 записывается в блок 10 нли 11 по коду адреса на входе 16, старшие разряды которого через коммутатор 9 поступ..ют на адресные входы блоков 10 и

11. При чтении по этому же адресу информация с блоков 10 илн 11 считывается в регистр 12. С выхода регистра 12 выходная информация по выходу

18 передается во вращение устройства.

По окончании цикла записи или чтения в блоке 10 или 11 снова ocyme-ствляется полный цикл регенерации.

В,конце полного цикла регенерации формируется счетная единица для счетчика 13.

Младший разряд счетчика 13 не является адресом регенерации. К адресным входам блоков 10 или 11 подключены через коммутатор 9 только старшие разряды счетчика 13. Поэтому адрес регенерации изменяется только при поступлении двух счетных единиц на вход » счетчика 13, т.е. по окончании полных циклов регенерации и для блоков 10 и 11. Благодаря этому один счетчик регенерации может формировать адреса регенерации как для блока 10, так и для блока 11.

Таким образом, запись или чтение в блок 10 или 11 происходит поочередно, причем, если запись или чтение происходит в блок 10, то блок 11 регенерируется, и наоборот.

Ф о р м у л а изобретения

Буферное запоминающее устройство, содержащее два блока памяти, счетчик адреса регенерации и генератор импульсов, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены распределитель импульсов, регистр, два одновибратора и коммутатор адреса, причем выход генератора импульсов подключен к синхровходу распределителя импульсов, вход начальной установки которого подключен к одноименному входу устройства, старшие разряды адресного входа устройства подключены к первому информационному входу коммутатора адреса, второй информационный вход, управляющий вход и выход которого подключены соответственно к выходу счетчика адреса регенерации, первому выходу распределителя импульсов и к адресным входам первого и второго блоков памяти, выходы которых подключены к информационному входу регистра, вы-!

1432532

Составитель М.Силин

Техред М.Дидык Корректор Г.Решетник

Редактор Е.Папп

Тирам 704 Подписное

Заказ 5442/42

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушекая наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 ход которого подключен к информационному выходу устройства, второй выход распределителя импульсов подключен к счетному входу счетчика адреса pere5 нерации, третий и четвертый выходы распределителя импульсов подключены соответственно к входам выборки строк первого и второго блоков памяти, пятый и шестой выходы распределителя 10 импульсов подключены соответственно к входам выборки столбцов первого и второго блоков памяти, седьмой и восьмой.выходы распределителя импульсов подключены соответственно к входам записи-чтения первого и второго бло" ков памяти, информационные входы которых подключены к информационному входу устройства, младший разряд адресного входа устройства подключен к входу запуска первого и второго одновибраторов, выходы которых подключены соответственно к первому и второму входам запуска последовательности импульсов обращения к памяти распределителя импульсов, вход типа формируемой последовательности импульсов которого подключен к входу режима работы устройства, девятый и десятый выходы распределителя импульсов подключены соответственно к синхровходу регистра и к выходу индикации состояния устройства.