Устройство адресации к динамической памяти

 

Изобретение относится к вычислительной технике и мсясет быть использовано при построении быстродействующих микроэвм. Целью изобретения является повышение быстродействия устройства за счет ускоренного формирования адресов при последовательных обращениях к ячейкам, расположенным внутри страницы. При обращении к накопительным блокам и совпадении номеров текущей и предыщущей страниц выполняется режим ускоренного (страничного) доступа к ячейке. При этом время доступа к ячейке сокращается вдвое. 13 ил.

СОЮЗ СОВЕТСКИХ

РЕСА БЛИН (50 4 С 06 F 12/00

ГОСУДАРСТВЕННЫЙ HOMHTFT СССР пО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4281767/24-24 (22) 13.07.87 (46) 15, 12.88. Бюл. Ф 46 (72) Б.В.Шевкопляс (53) 681.325 (088.8) (56) Патент 6liIA. Р 4623986, кл. G 06 F 13/18, опублик. 1986.

МикроЭВМ -"Электроника МС 1201.03", "Электроника МС 1201.04",. Техническое описание, 1986, с.8...103. (54) УСТРОЙСТВО АДРЕСАЦИИ К ДИНАМИЧЕСКОЙ ПАМЯТИ (57) Изобретение относится к вычис„„SU„„1444785 А 1 лительной технике и может быть использовано при построении быстродействующих микроЭВМ. Целью изобретения является повьппение быстродействия устройства sa счет ускоренного формирования адресов при последовательных обращениях к ячейкам, расположенным внутри страницы. При обращении к накопительным блокам и сон; падении номеров текущей и предыцущей страниц выполняется режим ускоренного (страничного) доступа к ячейке.

При этом время доступа к ячейке сокращается вдвое. 13 ил.

14447

Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих микроЭВМ. 5

Целью изобретения является повышение быстродействия устройства за. счет ускоренного формирования адресов при последовательных обращениях K ячейкам, расположенным внут- 10 ри страницы.

На фиг.1 приведена функциональ. ная схема устройства; на фиг.2— пример реализации накопительного блока; на фиг.3 — пример реализации регистра выбора строки; на фиг,4— пример реализации блока управления; на фиг.5 — пример реализации логического блока; на фиг.б — пример расположения адресного пространства; на фиг.7 — временные диаграммы работы динамических элементов памяти; на фиг.8 — временная диаграмма регенерации данных; на фиг.9,:10 — временные диаграммы работы элементов памяти в режимах страничной записи и считывания; на фиг.11, 12 и 13— временные диаграммы работы блока управления в режимах сокращенного цикла, полного цикла и при регенерации 30 данных.

Устройство (фиг.1) содержит п накопительных блоков 1 — 1 (n да1 лее принято. равным 8), регистр 2 адреса, магистральные формирователи

3...5, двоичный счетчик 6, генератор

7 импулвсов, блок 8 управления, а также п компараторов 9„ -9„, п регистров 10„- 10>,, старших разрядов адреса, группу и элементов НЕ ii, — щ

11„, элемент НК 12, мультиплексоры

13, 14, регистр 15 выбора строки, дешифраторы 16...18, триггеры 19,20 и элемент И-НЕ 21, вход 22 адреса устройства, вход 23 выборки последовательных блоков, информационный вход 24 накопительных блоков, информационнъй вьмод 25 накопительных блоков, первый выход 26 блока управления, выход 27 ответа устройства, вход

28 запуска устройства, входы 29 и

30 начальной установки блока 8 управления и устройства соответственно, первый 31 и второй 32 выходы блока управления, группу 33 старших и группу 34 младиих разрядов ðåñà выход 35 адреса устройства, группу 36 управляющих разрядов регистра адреса, вход 37 признака совпадения страниц

85 г

А блока 8, четвертый 38, пятый 39 и шестой 40 выходы блока управления, третий вход 41 признака запроса на регенерацию памяти и вход 42 запроса на обслуживание процессора блока 8 управления, информационные входы 43 первого и второго триггеров, седьмой выход 44 блока управления, выход 45 выбора строки устройства, входы 46 выбора строки накопительных блоков, вход 47 признака наличия сигнала в. борки строки блока 8 управления, BbI» ход 48 выбора столбца устройства.

Выходы дешифратора 16 соединены с индивидуальными входами 48, — 48 выбора столбца и накопительных блоков 1, — 1„. Выходы дешифратора 17 соединены с разряднъми входами 49 установки в нуль регистра 15. Выходы дешифратора 18 соединены с разрядными входами 50 установки единицы регистра 15 и с входами элементов

НЕ 11„- 11„, выходы которых соединены с управляющими входами регистров

10„- 10„.

Накопительный блок 1,(i=1 2,...n)

1 показанный на фиг.2, содержит m БИС запоминающих устройств . 51, -51 (ш— разрядность слов, хранимых в ОЗУ).

БИС 51 (j=1,2,...,m) содержит группу адреснъм входов 52, соединенных с группой адресных входов 35 блока

I; вход записи 53 соединенный с входом 23 блока 1,, вход 54 выбора строки, соединенный с входом 46„ блока

1., вход 55 выбора столбца, соединенный с входом 48; блока 1;, вход 56 данных, входящий в состав группы входов 24 блока 1,, выход 57 данных, входящий в состав группы выходов 25

;блока 1;.

Регистр 15 сигналов выбора строки в приведенном на фиг.3 примере (п=8) содержит элементы И 58. 59 и регистр

60, состоящий из триггеров 61. Входы

50 регистра соединены с первыми вхо дами элементов И 58, вторые входы которых соединены с входом 44 регистра 15. Входы 49 регистра 15 соединены с первыми входами элементов И 59, вторые входы которых соединены с входом 40 регистра 15. Выходы элементов И 58 и 59 соединены с входами установки единицы и нуля триггеров

61 регистра 60, выходы которого являются выходами 45 регистра 15.

Блок 8 управления (фиг.4) содер- . жит генератор 62 импульсов, входной

44785

14 регистр 63, выходной регистр 64, элементы И 65, 66, элемент НК 67 и логический блок 68. Первый вход 69 логического блока 68 соединен с входом

37 блока 8 управления, второй 70 и третий 71 входы блока 68 соединены с выходами первого и второго разрядов входного регистра 63 ° Четвертый вход 72 блока 68 соединен с входом

47 блока 8. Первый — десятый 73 — 82 выходы логического блока 68 соединены с информационными входами первого — десятого 83 - 92 разрядов выходного регистра 64.

Выходы восьмого — десятого 90-92 разрядов выходного регистра 64 .соединены с пятым — седьмым 93-95 входами логического блока 68. Выходы первого — седьмого 83-89 разрядов выходного регистра 64 соединены соответственно с выходами 31,32 блока

8, с первым входом элемента И 65, с выходами 38, 39,44 блока 8 и с первым входом элемента И 66, выход которого соединен с выходом 40 блока 8. Выход, элемента И 65 соединен с выходом 26 блока 8.

Информационные входы первого и второго разрядов входного регистра

63 соединены с. входами 42 и 41 бло- ка 8. Вход 29 блока 8 соединен с входами установки единицы регистров

63,64 и с вторыми входами элементов

И 65, 66. Выход генератора 62 импульсов соединен с входом синхронизации регистра 63 и с входом элемента НЕ 67, выход которого соединен;с входом синхронизации регистра 64.

Блок 68 может быть выполнен в виде ПЗУ, ПЛМ или комбинационной схемы из стандартных логических элементов, как .показано в примере, приведенном на фиг.5, где блок 68 содержит элементы НЕ 96-100, элементы

И-НЕ 101-104, элементы И 105-112 и дешифратор 113.

Вход .69 блока 68 соединен с входом элемента НЕ 96, выход которого соединен с первыми входами элементов . И-НЕ 101 и 102. Вход 70 блока 68 соединен с первым входом элемента ИНЕ 104 и с входом элежнта НЕ 97, выход которого соединен с вторым входом элемента И-НЕ 102 и с первым входом элемента И-НЕ 103. Вход 71 блока 68 соединен с входом элемента

НЕ 99, выход которого соединен со вторым входом элемента И-НЕ 104. Вход

72 блока 68 соединен с входом элемента НЕ 98, выход которого соединен с вторым входом элемента И-НЕ 101 и

5 с третьим входом элемента И-НЕ 102.

Входы 93-95 блока 68 соединены с информационными входами дешифратора

113. Выход 114 дешифратора 113 соединен с входом элемента НЕ 100, выход которого соединен с третьим входом элемента И-НЕ 104, с вторым входом элемента И-НЕ 103 и с четвертым входом элемента И-НЕ 102. Выход 1t5 дешифратора 113 соединен с первым входом элемента И 105, второй вход которого соединен с выходом элемента И-НЕ 102, а выход — с выходом 75 блока 68 и с первым входом элемента

И 106, выход которого соединен с выходом 80 блока 68. Выход 116 дешифратора 113 соединен с выходом 78 блока 68 и с первыми входами элементов

И 108 и 112.

Выход 117 дешифратора 113 соеди25 нен с выходом 76 блока 68 и с первыми входами элементов И 109 и 111. Выход

118 дешифратора 113 соединен с первым входом элемента И 110, второй вход которого соединен с выходом элемента

-HE 104, с вторым входом элемента

И 108 и с первым входом элемента

И 107, второй вход которого соединен с выходом 119 дешифратора и с вторым входом элемента И 106, третий вход которого соединен с выходом элемента

И 108 и с выходом 73 блока 68.

Выход элемента И-HE 101 соединен с третьим входом элемента И-НЕ 103, выход которогоо соединен с.выходом

4О 77 блока 68, с вторыми входами элементов И 109, 112, выходы которых соединены с выходами 74 и 82 блока 68., Выход элемента И 110 соединен с третьим входом элемента И 112 и с

45 вторым входом элемента И t11, выход которого соединен с выходом 81 блока

68. Выход элемента И 107 соединен с выходом 79 блока 68.

Эпюра 120, приведенная на фиг.6, показывает возможный вариант распре50 деления адресного пространства ОЗУ между накопительными блоками 1„- 1„ (п=8). Зоны адресов, обозначенные через ВО, соответствуют ячейкам па,мяти, размещенным .в блоке 1„, зоны

В1 соответствуют блоку 1 и т.д., эоны В7 соответствуют 1 .

Зпюры 121-125, приведенные на фиг.7а, соответствуют режиму записи

5 14447 бита данных в БИС запоминающего уст-, ройства 51j (j=1,2,...,ш), см.фиг.2.

Эпюры 126- 130, приведенные на фиг.7б, соответствуют режиму считывания бита из БИС 51j.

Эпюры 131 и 132 (фиг.8) соответствуют режиму регенерации информационных битов, хранимых в "строке" накопительной матрицы, размещенной внутI ри БИС 51.

Эпюры 133-137, приведеннь е на фиг.9, соответствуют страничному режиму записи; эпюры 138-142 (фиг.10)страничному режиму считывания информации из БИС 51j.

Эг1юры 121, 126, 131, 133, 138 отображают сигнал RAS 54

БИС 51j эпюры 122, 127, 134, 139 сигнал GAS на входе 55 БИС 51j; эпю- 2р ры 123, 128, 132, 135, 140 — адресные сигналы А на входах 52 БИС 513; эпюры 124, 129, 136, 141 — сигнал записи WR на входе 53 БИС 51j; эпюры

125, 137 — сигнал входных данных Dy 25 на входе 56 БИС 51j; эпюры 130, 142сигнал выходных данных 1), на выходе

57 БИС 51j.

Зпюры 143- t 51 (фиг. 1 1), 1 52- t 63 (фиг.12), 164-174 (фиг. 13) соответст". дд вуют сокращенному циклу работы устройства, полному циклу работы устройства и циклу регенерации дан ых.

Зпюры 143, 152 и 164 отображают сигнал С1 на выходе генератора 62 импульсов; зпюры 144, 153 и 165— сигнал Hit на входе 69 блока 68; эпюры 145, 154, 166 — .сигнал КАК, на входе 72 блока 68; эпюры 146, 4и

155 и 167 — сигнал IIS на выходе 70 регистра 63; эпюры 147, 159 - сигнал

RCAS на выходе разряда 85 регистра

64; эпюры 148, 160, 172 — сигнал

ТО <а выходе разряда 90 регистра 46

64; эпюры 149, 161„ 173 — сигнал

Т1 на выходе разряда 91 регистра 64; эпюры 150, 162, 174 — сигнал Т2 на выходе разряда 92 регистра 64; эпю,ра 156 — сигнал ЯКЛБ,, на выходе раз ряда 87 регистра 64; эпюра 157 сигнал а на выходе разряда 84 реги тра 64; эиюр» l58 — сигнал К!М S. на ьыходе разряда 86 регистра 64„ эиюры

151, 163, 168 -- сигнал йР на выходе

71 разряда ре, стра 63; эпюра 169 сигнал SRG иа всход» разряда 89 регистра 64; эпора 170 — сигнал Ъ на выходе разряда 83 реги тра 64; эпю8с 6 ра 171 — сигнал RRG на выходе разряда 88 регистра 64.

Устройство работает .следующим образом.

Работа процессора ЭВЙ< с памятью характеризуется тем, что адреса ячеек, к которым обращается процессор, не являются случайными, а груп- пируются в некоторые множества, относительно стабильные во времени.

Зто связано с тем, что программы имеют циклический характер, а данные, которыми оперирует процессор, чаще всего не "разбросаны по памяти, а сосредоточены в виде одного или нескольких массивов.

Области памяти Р1, Р2 и РЗ, как предполагается, представляет собой область программы, область локальных данных и область глобальных данных, которыми оперирует процессор в течение относительно длительного промежутка времени.

Адрес, поступающий из процессора (l9 paзрядов), запоминается в регистрс. 2 (см.фиг.i). Старшие 8 разрядов адреса А12-А19 делят адресное пространство ОЗУ на 2 = 256 групп, каждая

2 из которых содержит 2 = 2" = 2 К слов,. как показано на фиг.6. В свою очередь, каждая группа из 2 К слов делится тремя разрядами адреса А11

А10, А9 на 2 = 8 зон ВΠ— В7 по 256 слов в каждой. Существенно, что каж дая зона физически размещена в своем накопительном блоке из множества бло1„- 18 °

Адреса 0-255,„ соответствуют зоне

ВО и накопительному блоку 1,; адреса

256 — 511 „ - зоне В1 и блоку 12 и т.д. Адрес 2047„„ соответствует зоне В7 и блоку 1, а адрес 2048 <, зоне ВО и блоку 1,, как и нулевой адрес. Т.е. блок 1„ хранит не сплошной массив ячеек ОЭУ с последовательно возрастаюшими адресами, а 256 разрозненных фрагментов массива—

256 зон ВО, показанных на фиг.6. То же относится и к блокам 1z 1, Области Р1, Р2, Р3 размещены в адресном пространстве случайньм образом.

На фиг.6 показана одна из возможных (благоприятных) ситуаций, когда область Р1 попадает в зону В6, область Р2- в зону В7 и область РЗв зону В4. T.å. текущий фрагмент программы размещен в блоке 1-,, а

7 14 данные, которыми она оперирует, в блоках 1 и 1 . Такое или иное . бесконфликтное попадание областей

Р1, Р2 и РЗ в блоки 1„ - 1> обеспечивает максимальный выигрыш в быстродействии. С другой стороны, выигрыш полностью отсутствует,, если области

Pi, Р2 и РЗ попадают в один и тот же блок из ряда 1, — 18. Однако вероятность такой ситуации невелика:

1 1 1 1

8 8 8 512

С учетом наличия восьми равноправных блоков 1„ - 1> вероятность одновременного попадания областей

Р1, Р2 и РЗ в один из блоков ряда

1 - 18 в восемь раз большая, 1

5 I2 64

При .:.наличии конфликтов между двумя областями из трех быстродействие теряется только при строго попеременных обращениях процессора к конкурирующим областям.

При бесконфликтном отображении областей Р1, Р2 и РЗ на блоки 1,- 1 оказывается возможным использовать одновременно в трех соответствующим блоках режимы страничной записи и считывания, описанные ранее (см. фиг.9, 10), при которых время доступа к ячейкам памяти сокращается.

После совершения очередного цикла регенерации (см.фиг.8) устройство переходит в исходное состояние, при котором сигналы RAS, GAS, поступаю щие на все БИС 51j всех блоков 1j принимают пассивное значение (Н).

При первом (после регенерации) обращении .процессора в область

Р1(Р2, РЗ) на входах блока 1 1(1 „

1 ) формируется пара сигналов RASCAS, причем сигнал RAS не снимается, а номер страницы (разряды А12-А19, группа 33) запоминается в регистре

10 (10<, 10 ). Т.е. при первом обращении реализуется начальный участок временной диаграммы, приведенной на фиг.9 или фиг.10 с запоминанием текущего номера страницы. При последующем обращении процессора в область Р1 (Р2, РЗ) компаратор 9 (9, 9 ) регистрирует совпадение поступившего номера страницы с ранее использованн м. Это означает, что создались условия для продол44785 8 жения начатого ранее страничного режима работы выбранного накопительного блока (см.фиг.9, 10). Поэтому

5 с помощью блока 8 управления и дешифратора 16 вырабатывается импульсный сигнал GAS, поступающий в блок

1-,(18, 1 ), а сигнал .RAS, поступающий в блок 17(1В, 15), по-прежнему

10 остается в активном состоянии (Ь).

А течение промежутка времени между циклами регенерации (16 мкс) процессор многократно, в нужной ему последовательности обращается к области программы и данных (Р1, Р2 и РЗ); при этом в блоках 1, 1 и

1 реализуются режимы страничной . записи и считывания.

Если номер текущей страницы нри

2р обращении к блоку 1 (1> 1 ) не совпадает с ранее принятым на регистр

10,(10, 10 ), то блок 8 управления формирует последовательность сигналов, обеспечивающих снятие сигнала

25 ВАЯ с входа 46 7(46, 46 ) с последунг щей отработкой процедуры первого обращения к ячейке памяти-в страничном режиме (см.начальные участки временных диаграмм приведенных на

ЗР фиг.9 и 10). При этом номер первой страницы запоминается в регистре

10 „(10, 10 ) в расчете на то, что в дальнейшем можно будет продолжить работу в страничном режиме. При об35 работке очередного запроса на регенерацию устройство возвращается в пассивное состояние, при котором, в частности, ранее накопленные в регистре 15 сигналы RAS переходят в щр состояние Н, Устройство приводится в исходное состояние при поступлении Ь-уровня на вход 30 начальной установки (см, фиг. 1); при этом .на входы 23 и 28

45 поданы Н-уровни. Сигнал с входа 30 устройства поступает на вход 29 блока 8 управления и далее (см.фиг.4) устанавливаются в единичное состояние регистры 63 и 64, на выходах которых устанавливаются Н-уровни. В то же время сигнал сброса (L) воздей-. ствует на входы элементов И 65 и 66 и передается на их выходы, что приводит к сбросу триггеров 19, 20 (на их нулевых выходах устанавливаются

Н-уровни) и к установке всех разря дов регистра 15 в единичные состояния (Н-уровни на выходах). Нз время действия сигнала сброса открывается

1444 дешифратор 1Ь и на один из блоков

1 — 1 поступает сигнал GAS что, однако, не может привести к искажению хранимой в блоке информации, поскольку на входе 23 (WR) присутствует Н-уровень. Начальная установка устройства завершается снятием Lуро ня с входа 30.

Устройство работает в трех режимах: сокращенного цикла, полного цикла и регенерации.

Режим сокращенного цикла.

Соответствует рассмотренной. ранее благоприятной ситуации, когда текущий номер страницы совпадает с предыдущим, что позволяет продол- . жать отработку ранее начатой процедуры страничного обращения (см.фиг.9, 10) .

При обращении к ОЗУ на адресных входах 22 устройства устанавливается

19-разрядный код адреса ячейки, к которой будет производиться доступ.

В режиме считывания на входе 23 уста- 25 навливается Н-уровень, в режиме записи - L-уровень, а записываемые данные (m-разрядное слово) подаются на входы 24. На входе 28 пока присутствует Н-уровень. 30

Регистр 2 при наличии Н-уровня на входе 28 транслирует код с входов

22 на выходы 33, 34, 36. Разряди А11, А10, А9 адреса содержат информацию о номере накопительного блока 1, — 1, Зс; который будет активизирован. С помощью этих разрядов мультиплексор 13 настраивается на передачу в точку 37 сигнала с выхода одного из компараторов 9;, соответствующему блоку 1,, 40 к котороиу будет производиться обращение.

Компаратор 9; сравнивает номер страницы, поступающий с линий 33, с номером, хранимым в регистре 10. (из 45

1 предыстории), В рассматриваемом режиме номера указанных страниц совпадают, так что в точке 37 устанавливается 1.-ypовень. Это первое необходимое условие выполнения сокращен- 50 ного цикла, .которое проверяется блоком 8 управления.

Второе необходимое условие, при котором возможно выполнение сокращенного цикла, является наличие (из

55 предыстории) активного уровня (Ь) на входе 46 (КАБ) выбранного на1 копительного блока. Это условие так, же проверяется блоком 8 управления, 785

10 на вход 47 которого поступает информация о состоянии выбранного мультиплексором 14 сигнала RAS. Мультиплексор 14 выбирает нужный сигнал

RAS с выхода регистра 15, который отражает предысторию работы блоков

1 — 1 . те блоки, к которым ранее производилось обращение, помещены в регистре 15 сигналами Ь-уровня, а невостребованные блоки — сигналами Н-уровня.

Таким образом, на. начальном этапе работы устройства в режиме сокращенного цикла на входах 37 и 47 блока 8 управления присутствуют L-уровни, а на входах 29, 41 и 42 — Н-уровни (пока предполагается, что запрос на регенерацию в линии 41 отсутствует).

После окончания переходных процессов в точках 37 и 47 на вход 28 (MS) устройства поступает сигнал L-уровня, подтверждающий истинность информации, ранее установленной на входах 22,23 и, если выполняется операция запи- -. си, - на входах 24 ° Сигнал L-уровня на входе 28 защелкивает в регистре 2 информацию, которая .ранее через него транслировалась, и, пройдя через элемент НЕ 12, переводит триггер 19 в единичное состояние, при котором на его нулевом выходе 42 формируется активный сигнал (Ь) запроса на обслуживание процессора.

По положительному фронту сигнала

С1 с выхода генератора 62 (см.фиг.4, 11) запрос на обслуживание процессора фиксируется в регистре 63. Начиная с этого момента времени (t ) вступает в действие блок 8 управления (ранее он в каждом цикле работы подтверждал единичные состояния всех разрядов регистра 64).

При прохождении через логический блок (фиг.5) входные сигналы Ь-уровня с линий 69,70 и 72 инвертируются элементами HE 96-98 и в ниде Н-уров" ней поступают на первый — третий входы элемента И-НЕ 102. На четвертый вход этого элемента поступает

Н-уровень с выхода элемента НЕ 100, на вход которого подан 1.-уровень с выхода 114 дешифратора 113, который в данном случае распознает комбинацию ННН на своих входах 93-95. На . выходе элемента И-НЕ 102 формируется

L-уровень, который проходит через

11 элементы И-105 и 106 на выходы 75 и

80 логического блока 68, Таким образом, сигналы L-уровней, поступившие на входы 69, 70, 72 логического блока, проходят через него и в виде L — óðîâíåé поступают на входы разрядов 85 и 90 регистра 64, в котором они запоминаются по отрицательному фронту сигнала С1 (фиг,11, 1р момент времени t ).

Сигнал R-уровня RCAS с выхода разряда 85 регистра 64 проходит через элемент И 65 в линию 26, в результате открывается дешифратор 16 и на линии 48i, соответствующей выбранно1 ,му накопительному блоку, формируется сигнал GAS (что и требуется в страничном режиме). Одновременно формируется отрицательный фронт сигнала 2р на выходе 27 ответа устройства и устанавливается в нуль триггер 19— на его нулевом выходе 42 формируется

M-уровень.

Комбинация сигналов LHH на выхо- 25 дах ТΠ— Т2 регистра 64, сформированная в момент времени t> не распознается дешифратором 113, поэтому сигнал Ь-уровня снимается с его выхода 114, а на всех остальных выходах 115-119 поддерживаются сигналы

Н-уровней.

В момент времени z сигнал Н-уровня с входа 42 блока управления 8 переписывается в регистр 63.

В момент времени t> во всех разрядах регистра 64 фиксируются ранее сформированные логическим блоком Нуровни. Сигнал CAS снимается с выбранного накопительного блока; на вы- 4р ходе 27 ответа от устройства формируется положительный фронт сигнала, по которому (при считывании) можно

"защелкивать" считанные из ОЗУ данные во внешнем регистре (не показан), 45 подключенном к линиям 25. При записи в ОЗУ положительный фронт ответного сигнала на выходе 27 подтверждает факт выполнения этой операции.

Отметим, что на протяжении всего рассмотренного цикла блок 5 транслировал младшие разряды адреса А8-А1 в шину 35, а блоки 3 и 4 оставались выключенными; информация в регистре

15 не менялась.

Режим полного цикла.

Соответствует начальным участкам временных диаграмм, приведенных на фиг.9. 10. В режиме полного цикла в

12

БИС 51, — 51 выбранного накопительного блока передается адрес строки и адрес столбца по фронтам RAS u

CAS причем сигнал RAS в конце цикла не снимается.

Необходимость отработки полного цикла возникает в двух ситуациях: когда в предыстории отсутствовал активный уровень (L) на входе 46i (RAS) выбранного (i-ro) накопительного блока. Зто означает, что обрашение к выбранному накопительному блоку производится впервые после очередного цикла регенерации или начальной установки; при наличии (из предыстории) активного уровня (L) на входе 46; (RAS) выбранного (i-ro) накопительного блока и несовпадении. номера текущей страницы с номером предыдущей. Это означает, что блок

1, ранее был выбран, но старшие 8 1 разрядов адреса, сопровождавшие предыдущее обращение, не совпадают с теми, которые поступили в регистр

2 при текущем обращении.

В первой ситуации на вход 47 блока 8 управления поступает Н-уровень (нет сигнала RAS на входе 46; выбранного накопительного блока 1;), причем сигнал Hit на входе 37 блока

8 может иметь произвольное значение. При поступлении уровня L на вход 70 логического блока 68 на вкходе элемента НЕ 97 формируется Нуровень. В то же время сигнал Н-уровня с входа 72 блока 68 проходит через элемент НЕ 98 и в виде сигнала

L-уровня воздействует на элемент

И-НЕ 101, на выходе которого формируется Н-уровень. Поскольку на входы

93-95 блока 68 в исходном состоянии поданы Н-уровни, на линии 114 сформирован L-уровень, который проходит через элемент НЕ 100 и в виде Н-уровня поступает на вход элемента И-HE

103, в результате этого элемент формирует на выходе сигнал 1.-уровня, который проходит на выходы 77 (ЯКАЯ,), 74 (а) и 82 (Т2) блока 68, Во второй ситуации (фиг.12) начальная реакция блока 8 управления та же самая: L-уровни формируются на выходах 77, 74 и 82 блока 68.

Действительно, в момент t запуска блока 8 управления совпадение страниц не зарегистрировано (Н1 =Н), хотя сигнал RAS =1. В блоке 68, как и в первой ситуации, Н-уровни пос14

44785

13 14 тупают на все входы элемента И-НЕ 103, что приводит к формированию сигналов L-уровня на выходах SRAS,, а и

Т1 (см.фиг.12, момент времени t,)

Сигнал L-уровня а с выхода 32 блока 8 проходит через элемент ИНЕ 21 и выключает блок 5 передающих элементов, вместо которого включается блок 4, который транслирует в шину 35 старшие разряды адреса А19А12. В то же время сигнал L-уровня с выхода 39 (SRAS„) блока 8 управления открывает дешифратор .18, который формирует сигнал установки единицы выбранного разряда регистра 15.

Сигнал RAS на входе 46; выбранного блока

1. переходит в состояние Н, если он

1 ° находился в состоянии L (вторая ситуация из рассмотренных выше); если же он уже находился в состоянии Н (первая ситуация),то его состояние не изменяется. Сигнал L-уровня с выхода дешифратора 18, кроме того, передается через элемент НЕ 11; на управляющий вход регистра 10;, который открывается по входам, готовясь в дальнейшем зафиксировать номер . новой страницы. При этом компаратор

9; регистрирует совпадение кодов, что, однако, уже не влияет на дальнейшую последовательность микрокоманд, генерируемых блоком 8 управления.

Информация, зарегистрированная в разрядах 90-92 регистра 64 в момент времени t,(HÍL), однозначно определяет дальнейшее поведение блока 8. Действительно, указанная комбинация распознается дешифратором

113, в результате на его выходе 117 формируется L-уровень. который проходит на выходы 74 () 76 (КВАБ,.) и 81 (Т1), см.фиг.12, момент времени

В момент времени t z устанавливается в состоянии Ь выбранный дешифратором 17 i-й разряд регистра

15, в результате на выбранный блок

1. подается сигнал RAS (L-уровень), а регистр 9; "защелкивает" старшие разряды адреса, поскольку на выходе элемента НЕ 11; установился,-уровень

Комбинация HLH в разрядах ТО, Т1, Т2 регистра 64 опознается дешифратором 113, на выходе 118 которого формируется L-уровень, который проходит на выходы 81 (Т1) и 82 (Т2) 5

55 блока 68. В момент времени t > эта кодовая комбинация фиксируется в регистре 64. Сигнал принимает значение Н, что приводит к включению группы передающих элементов 5 и к выключению группы 4 (приведена подготовка к передаче младших разрядов адреса в БИС 51„-51 выбранного накопительного блока 1.).

Комбинация НЕ.Ь вызывает формирование Е-уровня в линии 115, которыи проходит на выходы 75 (КСАЫ) и 80 (ТО) блока 68 и фиксируется в регистре 64 в момент времени tq. При этом открывается дешифратор 16 и производится выдача сигнала GAS (L-уровнем) на выбранный накопительный блок.

На выходе 27 формируется ответный сигнал, триггер 19 устанавливается в "0"

Комбинация LHH, сформированная в разрядах ТО, Ti, Т2 регистра 64 в момент времени t< не распознается дешифратором 113, поэтому.в момент времени t Ha всех выходах блока

8 управления формируются Н-уровни, -,.е. устройство переходит в исходное состояние.

Режим регенерации.

При поступлении положительного фронта сигнала с генератора 7 импульсов на вход синхронизации триггера

20 на его нулевом выходе 41 устанавливается напряжение низкого уравняв сигнал запроса на регенерацию. В момент времени (фиг.13) запрос принимается в регистр 63. При отсутствии запроса от процессора (HS=H) блок 8 управления вырабатывает последовательность сигналов, обеспечивающих выполнение цикла регенерации (см. фиг.8) одновременно во всех БИС 51.

3 всех накопительных блоков 1;.

В момент времени t на входы 70 и 71 блока 68 действуют сигналы Н и причем на выходе 114 дешифратора

113 в исходноы состоянии сформирован сигнал L, поскольку на входы 9395 поданы Н-уровни. Это приводит к формчрованию L-уровня на выходе элемента И-НЕ 104, который поступает на выходы 73 (Ь), 79 (SRG), 80 (ТО), 81 (Т1) и 82 (Т2). Эти сигналы в момент времени t, фиксируются в регистре 64.

Сигнал SRG (L- óðîâåíü) подается . на линию 40 и вызывает сброс тригге ра 20 и установку в единичное сос1444785

Сигнал SRG (L-уровень) подается на линию 40 и устанавливает в состояние Н все разряды регистра 15.

Сигнал Ь на линии 31 переходит в состояние Н, что вызывает прибавление единицы к содержимому двоичного счетчика 6, выключение группы элементов 3 и включение группы элементов 5. Сигналы LÍÍ с выходов 90-92 регистра 64 поступают на дешифратор 113, но не распознаются им, в результате в момент времени t< блок

8 управления переходит в исходное состояние.

При одновременном поступлении в регистр 63 запроса от процессора и от генератора 7 в первую очередь обслуживается запрос от процессора, а затем запрос на регенерацию. Этот порядок может быть изменен на об ратный при соответствующем изменении структуры логического блока 68.

50 тояние (Н) всех разрядов регистра

15 (все сигналы RAS накопившиеся ранее в регистре 15> снимаются).

Сигнал b передается на линию 31 и вы5 зывает отключение от шины 35 группы . передающих элементов 5 и подключение к этой шине группы передающих элементов 3, которые транслируют в шину сигналы с выхода двоичного счетчика

6„ содержимое которого указывает номер строки, подлежащей регенерации.

Сигналы L-уровня, сформированные в момент времени, в разрядах 90-92 регистра 64, однозначно определяют комбинации сигналов, формируемых блоком 68 к моменту времени tz. на выходе 116 дешифратора 113 формируется L-уровень, который поступает на выходы 73 (Ь), 78 (RRG), 80 (ТО), 20

82 (Т2) .

Сигнал RRG (L-уровень) подается на линию 44 и вызывает формирование

L-уровней на всех выходах регистра

15. При этом сигналы HAS (L- уровни) 25 поступают на все БИС 51 всех нако1 пительных блоков 1, что приводит к регенерации очередной строки.

Сигналы L-уровней, сформирован-ные в разрядах 90 и 92 регистра 64 30 в момент времени t g распознаются дешифратором )13. На его выходе 119 формируется Ь-уровень„ который поступает на выходы 79 (SRG) и 80 (ТО), Эти сигналы запоминаются в регистре

64 в момент времени э °

Формула и з обре т е н и я1

Устройство адресации к динамической памяти,. содержащее регистр адреса, три магистральных формирователя, счетчик, генератор тактовых импульсов и блок управления, причем информационный вход регистра адреса, первый выход блока управления, вход записи регистра адреса и вход начальной установки блока управления являются соответственно входом адреса, выходом ответа, входом запуска и входом начальной установки устройства, второй и третий выходы блока управления .соединены с управляющими входами первого и второго магистральных формирователей соответственно, информационные разряды входа второго и третьего магистральных формирователей соединены с соответствукицими разрядами выхода регистра адреса, выход счетчика соединен с входом первого магистрального формирователя, выходы магистральных формирователей с первого по третий соединены с выходом адреса устройства, о т-" л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства за счет ускоренного формирования адресов при последовательных обращениях к ячейкам, расположенным внутри страницы, в него введены К компараторов (К-число блоков динамических накопителей информации), К регистров старших разрядов адреса, элемент НЕ, группа элементов НЕ, два мультиплексора, регистр выбора строки, три дешифратора, два триггера и элемент

И-НЕ, первый и второй входы и выход которого соединены с управляквцими входами первого, второго и третьего магистральных формирователей соответственно, разряды управлякщих входов первого и второго мультиплексоров соединены с соответствующими разрядами выхода регистра адреса и с информационными входами дешифраторов с первого по третий, выходы компараторов с первого по К-й соединены с информационными входами первого мультиплексора, выход которого соединен с входом признака совпадения страниц блока управления, выход К-го регистра старших разрядов адреса (К=1...К) соединен с первым входом К-го компаратора, вторые входы компараторов с первого по К-й и информационные входы! 7

1 14 регистров старших разрядов адреса с первого по К-й соединены с информационным входом магистрального формирователя, управляющие входы дешифраторов с первого по третий соедине5 ны с первыми, четвертым и пятым выхо" дами блока управления, вход сброса первогь триггера соединен с первым выходом блока управления, вход сброса второго триггера соединен с шестым выходом блока управления и с входом обн!ей установки в "1" регистра выбора строки, выход генератора импульсов соединен с входом синхронизации второго триггера, инверсный выход которого соединен с входом признака запроса на регенерацию памяти блока управления, вход и выход элемента НЕ соединены соответственно с управляющим входом регистра адреса и входом синхронизации первого триггера, инв рсный выход которого соединен с входом признака запроса на обслуживание процессора блока управления, информационные входы первого и второго триггеров соедине78з !

8 ны с входом уровня логической единицы устройства, счетный вход счет- чика соединен с вторым выходом блока управления, седьмой выход которого соединен с входом общего сброса регистра выбора строки, выход которого соединен с информационным входом второго мультиплексора и с выхо дом выбора строки устройства, выход второго мультиплексора соединен с входом признака наличия сигнала выбора строки блока управления,: выход первого дешифратора является выходом выбора столбца устройства, выход второго ден1ифратора соединен с входом поразрядного сброса регистра выбора строки, разряды выхода третьего дешифратора соединены с соответствующими разрядами входа поразрядной установки в "1" регистра выбора строки и входами соответствующих элементов НЕ группы, выходы которых соединены с входами записи соответствующих регистров старших разрядов адреса с первого по К-й.

1444785

144478",У

1444785

1444785

1444785

4 4 г з ч

452

3 ФИ

/бб

1 ггюЬ т У7 т ®

f57

SR6

И3 г/Ю

ГРЮ ТО

Ф2 Кт1

/бР

f5@

Tljkfg

Ка

/бУ

Составитель И.Андреев

Техред А.Кравчук Корректор Н.Король

Редактор О.Спесивых

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 6507/49

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 г