Цифровой фазометр

 

Изобретение может быть использовано в информационно-измерительных системах и является усовершенствованием изобретения по авт.св. №1112309. Цель изобретения - получение достоверньк результатов измерения разности фаз при ее флюктуациях. Постав ленная цель достигается введением в фазометр последовательно соединенных делителя 15, первого регистра 16 и второго регистра 27, а также после- .довательно соединенных блока 29 преобразования частоты, формирователя 3, счетчика 13, блока 28 памяти, блока 17 вычитания, квадратора 18, накапливающего сумматора 19, второго делителя 20, блока 21 извлечения квадратного корня и компаратора 22, последовательно соединенных компаратора 25, элемента И 8 и элемента 26 задержки, выход которого соединен с входами накопительного сумматора непосредственно и через элемент И 9, второй вход которого соединен с выходом компаратора 25, вход которого соединен с входом делителя 15, выходом счетчика 13 и вторым входом деi (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) А2 (я) 4 G 01 R 25/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (61) 1112309 (21) 4269238/24-21 (22) 29.06.87 (46) 15.02.89. Бюл. 11 6 (72) Д.И. Верник и Б.С. Седых (53) 621.317.373(088.8) (56) Авторское свидетельство СССР

9 1112309, кл. G 01 R 25/00, 1983. (54) ЦИФРОВОЙ ФАЗОМЕТР (57) Изобретение может быть использовано в информационно-измерительных системах и является усовершенствова" нием изобретения по авт.св. Р 1112309.

Цель изобретения — получение достоверных результатов измерения разности фаэ при ее флюктуациях. Постав ленная цель достигается введением в фазометр последовательно соединенньм делителя 15, первого регистра 16 и второго регистра 27, а также последовательно соединенных блока 29 преобразования частоты, формирователя

3, счетчика 13, блока 28 памяти, блока 17 вычитания, квадратора 18, накапливающего сумматора 19, второго делителя 20, блока 21 извлечения квадратного корня и компаратора 22, последовательно соединенных компаратора 25, элемента И 8 и элемента 26 задержки, выход которого соединен с входами накопительного сумматора непосредственно и через элемент И 9, второй вход которого соединен с выходом компаратора 25, вход которого соединен с входом делителя 15, выходом счетчика 13 и вторым входом де1458836 лителя 20. Выход формирователя 3 соединен с входами сброса ротора 16, накапливающего сумматора 19 и счетчика 14, С-вход которого соединен с выходом элемента И 8, а выход — с входами блока 24 дополнительного кода, выходом соединенного с вторым входом компаратора 25 и блока 28 памяти, третий вход которого соеди" нен с выходом делителя 15, второй

Изобретение относится к измерительной технике, связанной с измерением разности фаз двух электрических

I колебаний, и может быть использовано

5 в информационно-измерительных и радиотехнических системах для измерения разности фаз в присутствии быстрых фазовых флюктуаций.,10

Цель изобретения — повышение быстродействия получения достоверных результатов измерения разности фаз при ее флюктуациях.

На фиг. 1 представлена функциональная схема устройства; на фиг. 2— временные диаграммы, поясняющие его работу..

Цифровой фазометр содержит первый

1, второй 2 и третий 3 формирователи

RS-триггер 4 и счетный триггер 5, первый 6, второй 7, третий 8 и четвертый 9 элементы И, элемент ИЛИ 10, реверсивный счетчик 11, клемму 12 генератора .счетных импульсов, первый 25

13 и второй 14 счетчики, последовательно соединенные первый делитель

l5, первый регистр 16., блок 17 вычитания, квадратор 18, накапливающий сумматор 19, второй делитель 20, 3О блоки 21 извлечения квадратного корня и первый компаратор 22, второй вход которого подключен к шине 23 записи, последовательно соединенные блок 24 дополнения кода и второй компаратор 25, а также элемент 26 задержки, второй регистр 27, блок 28 памяти, блок 29 преобразования час тоты, первый и второй выходы которого подключены соответственно к вхо-. дам формирователей 1 и 2 и клемму вход регистра 27 соединен с выходом компаратора 22. Введенная совокупность элементов позволяет преобразовать частоту входных сигналов в постоянную, а также постоянно контролировать значение погрешности измерения путем статической обработки результатов и остановить измерение п„ : достижении заданного значения погрешности. 2 ил.

43 измерительного временного интервала. Вход третьего формирователя 3 соединен с входом второго формирователя 2, входы реверсивного счетчика 11 соединены соответственно с выходами элементов И 6 и 7, первые входы которых соединены соответственно с прямым и инверсным выходами

RS-триггера 4, вторые входы элементов И 6 и 7 соединены с клеммой 43 измерительного временного интервала, выходом первого компаратора 22 и управляющим входом второго регистра 27, третьи входы элементов И 6 и 7 соединены с клеммой 12 генератора счетных импульсов, а четвертые — с выходом счетного триггера 5, вход которого подключен к выходу элемента 10 ИЛИ. Первый вхбд элемента ИЛИ

10 соединен с выходом первого форми.-рователя 1 и с S-входом RS-триггера

4, а второй вход элемента ИЛИ 10 соединен с выходом второго формирователя 2 и R-входом RS-триггера 4, Выход третьего формирователя З,соединен с С-входом первого счетчика

13, установочными R --входами второго счетчика 14 и накапливающего сумматора 19 и управляющими входом первого регистра 16. Выход второго компаI ратора 25 соединен с первым входом третьего элемента И 8, второй вход которого подключен к клемме 12 генератора счетных импульсов, а выход соединен с С-входом второго счетчика

14 и параллельно через элемент 26 задержки подключен к прямому входу четвертого элемента И 9 и первому управляющему. входу накапливающего сумматора 19. Второй управляющий

Таким образом, определяется цифрово.-";: код среднего значения измеряемой фазы по окончании каждого j-ro париода сигнала (фиг. 2а) 3 14588 вход накапливающего сумматора 19 соединен с выходом четвертого элемента И 9, инверсный вход которого подключен к выходу второго компаратог=ра 25.

Вход блока 28 памяти соединен с выходом первого делителя 15, первыми входами подключенного к выходу реверсивного счетчика 11, а вторыми — к ð выходу первого счетчика 13, вторым входам второго делителя 20 и второго компаратора 25, а также к адресному входу записи блока 28 памяти, адресный вход считывания которого соединен с выходами второго счетчика

14 и входом блока 24 дополнения кода, выход блока 28 памяти соединен с вторым входом блока 17 вычитания. Выходы первого регистра 16 подключены к 2р входам второго регистра 27, выход ко+ торого является выходом цифрового фазометра. При этом первый и второй входы блока 29 преобразования частоты являются соответственно первым и 25 . вторым входами цифрового фазометра, В состав блока 29 преобразования частоты входят последовательно соединенные первый смеситель 30, первый фильтр 31, второй смеситель 32 и 30 первый УПЧ 33, последовательно соединенные третий смеситель 34, второй . фильтр 35, четвертый смеситель 36 и второй УПЧ 37, последовательно соединенные усилитель 38, пятый смеситель

39 и третий фильтр 40, а также первый и второй гетеродины 41 и 42. Выход первого гетеродина 41 подключен к управляющим входам первого и третьего смесителей 30, 34, выход второго гетеродина 42 подключен к управляю-щему входу пятого смесителя 39, выход третьего фильтра 40 подключен к управляющим входам второго и четвертого смесителей 32 и 36, а вход усили- 45 теля 38 соединен с выходом второго фильтра 35. Входы смесителей 30 и

34 являются соответственно первым и вторым входами блока 29 преобразования частоты, первым и вторым выходами которого являются соответственно вы-;. ходы УПЧ 33 и 37.

36

Блок 29 путем двойного преобразования частоты обеспечивает формирование на первом и втором выходах соответственно опорного и измеряемого сигналов промежуточной частоты, равной частоте второго гетеродина 42, которая не зависит от частоты входного сигнала. При этом разность фаэ сигналов на промежуточной частоте равна разности фаэ между опорным и измеряемым входными сигналами. Этим обеспечивается возможность работы устройства в широком частотном диапазоне входных сигналов.

Опорный сигнал промежуточной частоты с первого выхода блока 29 поступает на вход формирователя 1. На входы формирователей 2 и 3 подается измеряемый сигнал (фиг. 2а) промежуточной частоты с второго выхода блока 29, Формирователи 1 и 2, триггеры 4 и

5. элементы И 6 и 7 и элемент ИЛИ 10, обеспечивают формирование временных интервалов, соответствующих разности фаз q, измеряемого и опорного сигналов в каждом j ì периоде, и заполнение этих интервалов счетными импульсами, поступающими с клеммы 12 генератора счетных импульсов соответственно через элементы И 6 и 7 на вычитающий и суммирующий входы реверсивного счетчика Il. С выхода реверсивного счетчика 11 цифровой код, соответствующий сумме значений фаз CPj измеренных в каждом j-и периоде, поступает на первый выход делителя 15, где делится на количество периодов сигнала, которое определяется счетчиком 13 по числу импульсов, поступивших иа его вход с выхода формирователя 3 (фиг. 2б), и в виде цифрового кода с выхода счетчика 13 подается на второй вход делителя 15. Импульсы с выхода формирователя 3 (фиг. 2б) формируются по концу каждого j-го периода сигнала.

Устройство работает следующим образом.

На первый и второй входы блока 29. преобразования частоты поступают соответственно опорный и измеряемый сигналы. (., + (pg +, ° ° +(p> (J 3

Полученное среднее значение фазы ц записывается в регистр 16 и в блок 28 памяти, на адресный вход эа14588

30 писи которого с выхода счетчика 13 подается цифровой код, соответствующий числу j периодов сигнала. Запись среднего значения фазы Ц в pe3 гистр 16 осуществляется каждым импульсом с формирователя 3 (фиг. 2б), поступающий на его управляющий вход.

При этом в процессе измерений в блоке 28 памяти хранятся коды всех 10 средних значений фаэ с,, ц

Ц>, а регистр 16, обновляя информацию после каждого j-ro периода, содержит только код среднего значения фазы ц, который поступает на вход 15 регистра 27 и на первый вход блока

17 вычитания.

Считывание информации из блока

28 памяти осуществляется кодом, который поступает с выхода счетчика 14 20 на адресный вход считывания, блока 28.

Код считывания формируется из по" следовательности счетных импульсов, поступающих с клеммы 12 (фиг. 2в) на второй вход элемента И 8, на первый вход которого подаются импульсы, сформированные компаратором 26 (фиг ° 2е) путем сравнения кода с выхода счетчика 13 и кода с выхода счетчика 14, увеличенного на единицу блоком 24 дополнения кода ° Импульсы, сформированные на выходе элемента И

8 (фиг. 2r), поступают на С-вход счетчика 14 и через элемент 26 задержки на управлякщий вход накаплива ющего сумматора 19.

Счетчик 14 и накапливающий сумматор 19 обнуляются после каждого j-ro периода измеряемого сигнала импульса- 40 ми, поступающими на их установочные

R -входы с выхода формирователя 3 (фиг. 2б) ° Тем самым в течение каждого последующего (начиная с третьего) периода измеряемого сигнала (фиг,2а) 45 обеспечивается последовательное поступление с выхода. блока 28 памяти на второй вход блока 17 вычитания кодов средних значений фаэ (1Р, у(° ° измеренных за предыдущие 50 (j-1) периодов сигнала.

На выходе устройства 17 вычитания формируется последовательность .кодов ((1 Q1 ) У ((P (f ) У ° У ((P (Pj ) У которая через квадратор 18 поступает на вход накапливающего сумматора 19.

При поступлении на первый управляющий вход накапливающего сумматора 19 импульсов, задержанньв: элементом 26

3Г 6 задержки (фиг. 2д) относительно импульсов с выхода элемента И 8 (фиг.2г) на время d t Т „, (где Т „- период следования счетных импульсов (фиг.2в), определяемое процессом получения по следовательности кодов (q — ф„ )

2 (1< — Я ),..., (Wj- -Ч, ) на выходе квадратора 18, накапливающий сумматор 19 формирует сумму этих кодов, которая при поступлении на втброй его управляющий вход импульса с выхода элемента И 9 (фиг. 2ж) передается на вход делителя 20.

Импульсы формируются на выходе элемента И 9 при поступлении на его прямой вход импульсов с выхода элемента 26 задержки (фиг. 2д), а.на инверсный вход — импульсов с выхода компаратора 25 (фиг. 2е).

На второй вход делителя 20 с выхода счетчика 13 подается цифровой код, соответствующий количеству jпериодов измеряемого сигнала (фиг,2а), в которых произведено измерение фазы.

Блок 21 извлечения квадратного корня формирует цифровой код среднеквадратического отклонения Gg

3 среднего значения фазы (1 . Цифровой код 6 вЂ,, поступая на первый вход компаратора 22, сравнивается в нем

3 с кодом заданной погрешности измерения 6, поданной на второй вход компаратора 22 с шины 23 записи.

При выполнении условия О;.. а ч> компаратор 22 формирует отрицательный перепад (фиг. 2з), который поступает на клемму 43 измерительного временного интервала и на вторые входы элементов И 6 и 7, а также на управлякщий вход регистра 27. При этом прекращается дальнекший процесс измерения и обеспечивается вывод среднего значения Я фазы сигнала с регистра 27 на вход устройства.

Фазометры позволяют IIo сравнению с прототипом обеспечить заданную точность измерения разности фаз путем накапливания информации о флюктуирующей фазе сигнала с проверкой этой информации на достоверность в процессе измерений. Этим достигается воз" можность получения оптимального времени измерения разности фаз сигналов в зависимости от интенсивности фазовых флюктуаций и заданной погрешности измерения.

Проверка на достоверность информации о флюктуирующей фазе сигнала

1458836 в процессе измерения позволяет повысить оперативность измерений.

Формула изобретения

Цифровой фазометр по авт. св.

N 1112309, отличающийся тем, что, с целью повышения быстродействия полученных достоверных результатов измерения разности фаз при ее флюктуациях, в него введены блок преобразования частоты, первый и второй выходы которого подключены соответственно к входам первого и второго формирователей, последовательно соединенные третий формирователь и первый счетчик, причем вход третьего формирователя подключен к входу второго формирователя, последовательно соединенные первый делитель, первый регистр, блок вычитания, квадратор, накапливающий сумматор, второй делитель, блок извлечения квадратного корня и первый компара- 25 тор, второй вход которого подключен к шине записи, а выход соединен с клеммой измерительного временного интервала, последовательно соединенные блок дополнения кода, второй компаратор, третий элемент И, элемент задержки, выход которого соединен с первым управляющим входом накапливающего сумматора, а также четвертый элемент И, выходом подключенный к

35 второму управляющему входу накапливающего сумматора, прямым входом к выходу элемента задержки, а инверсным входом — к выходу второго компаратора, второй счетчик, второй регистр и блок памяти, входы которого соединены с выходами первого делителя, первыми входами подключенного к выходам реверсивного счетчика, а вторыми — к выходам первого счетчика, вторым входам второго делителя, второго компаратора и адресным входам записи блока памяти, адресные входы считывания которогЬ соединены.с выхо; дами второго счетчика и входами блока дополнения кода, а выходы блока памяти соединены с вторыми входами блока вычитания, при этом второй вход третьего элемента И подключен к клемме генератора счетных импульсов, а выход — к счетному входу второго счетчика, установочный вход которого соединен с выходом третьего формирователя, управляющим входом первого регистра и установочным вхо". дом накапливающего сумматора, причем входы второго регистра соединены с выходами первого регистра, управляющий вход второго регистра подключен к выходу первого компаратора, а выход второго регистра соединен с выходами шины цифрового фазометра, первая и вторая входные клеммы которого соединены соответственно с первым и вторым входами блока преобразования частоты.

1458836

Редактор JI. Пчолинская

Заказ 368/51 . Тираж 711 п и ГКНТ СССР

ВНИКПИ Государственного комитета по изобретениям и открытиям при

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 и

Ж

Составитель M. Кабанова

Техред Л.Сердюкова Корректор С. Черни