Декодирующее устройство

 

Изобретение относится к вычислительной технике и технике связи. Его использование в волоконно-оптических системах передачи информации, а также измерителях коэффициента ошибок позволяет повысить достоверность декодирования. Это достигается благодаря снижению частоты синхронизации с 0,6 до 0,5 F и увеличению минимального интервала при перезаписи информации. Устройство обеспечивает декодирование кода 5В6В и измерение коэффициента ошибок в этом коде. Устройство содержит входной блок 1, селекторы 2,3 импульсов, регистр 4 сдвига, первый-третий буферные регистры 5-7, блок 8 памяти, делитель 9 частоты на три, делитель 10 частоты на два, блок 11 управления, блок 12 мультиплексирования, селектор 13 тактовой частоты, элемент 14 задержки, блок 15 анализа ошибок, вход 16, информационный 17 и тактовый 18 выходы. 4 з.п.ф-лы, 11 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (0 4 Н 03 М 5/14

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (2I) 4341043/24-24 (22) 10.12,87 (46) 30,07.89. Вюл. № 28 (72) В.В, Кацман (53) 681.325(088.8) (56) Brandes M. Ubertragung voI PCM

Signalen auf simmetrichen КаЬе1п mit

1, binaren Letungsignalen. Fernemeldetechnik, 1981, № 6, S. 214-218.

Авторское свидетельство СССР № - 1339894, кл. Н 03 М 5/14, 1985. (54) ДЕКОДИРУЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и технике связи.

Его использование в волоконно-оптических системах передачи информации, а также измерителях коэффициента ошибок позволяет повысить достоверность

„„SU„„14 745 А I декодирования, Это достигается благодаря снижению частоты синхронизации с 0,6 до 0,5F и увеличению минимального интервала при перезаписи информации. Устройство обеспечивает декодирование кода 5В68 и измерение коэффициента ошибок в этом коде. Устройство содержит входной блок !, селекторы 2,3 импульсов, регистр 4 сдвига, первый — третий буферные регистры

5-7, блок 8 памяти, делитель 9 частоты на три, делитель IO частоты на,. два, блок 11 управления, блок 12 мультиплексирования, селектор 13 тактовой частоты, элемент 14 задержки, блок 15 анализа ошибок, вход !6, информационный 17 и тактовый 18 выходы.

4 з.п. ф-лы, ll ил.

1«97745

1lэоГ>1)» тг пие >тн>) с>) тси к II>,lчиг пиTen bI1oI1I TpxHHKt" n гехнике жет быть использовано В волоконно-оптических системах передачи информа5 ции, а также В измерителях коэффициента ошибок °

Цель изобретения — повышение достоверности декодирования.

Иа фиг.l приведена блок-схема уст- 10 ройстна; на фиг. 2-7 показаны варианты выполнения первого и второго селекторов импульсов регистра сдвига, делителя частоты на три, блока управления и блока мультиплексирования со- 15

:! ответстненно; на фиг ° 8-10 приведены временные диаграммы работы первого селектора импульсов, регистра сдвига и устройства н целом соответственно; на фиг. 11 предгтанлен алгоритм работы 20 устройства.

Декодирующее устройство (фиг,1) содержит входной блок 1, первый 2 и второй 3 селекторы импульсов, регистр

4 сдвига, первый — третий буферные регистры 5-7, блок Я памяти, делитель 9 частоты на три, делитель 10 частоты на два, блок 11 управления, блок

l2 мультиплексирования, селектор 13 тактовой частоты, элемент 14 задерж- 30 ки, блок 15 анализа ошибок, На фиг,1 обозначены также вход 16, информа-ционный 17 и так1овый 18 выходы.

Блок 15 анализа ошибок содержит. регистр 19 управления, дешифратор 20, 35 программный блок 21, счетчик 22 ошибок, мультиплексор 23 и ныделитель 24 ошибок.

Входной блок 1 служит для нормализации входного сигнала по амплитуде 40 и форме формирования тактового сиг3 нала с частотой — F F — такто5 вая частота н коде 5В6В. Выделение кратной чагтоты может быть осуществ- 4» лено, например, на основе нелинейного гребенчатого фильтра.

11ерный селектор 2 импульсов (фиг.2) содержит первый — третий триггеры 25-27, элемент 28 задержки, элемент ИЛИ 29 и первый — четвертый элементы ИЛИ-Н, На фиг.2 обозначены также информационный 34, тактовый 35 и у»ранляющий 36 входы, первый — третий выходы 37-39, 55

Второй с епектор 3 импульсов служит для Вьщене ни я г аждо го второго имиульcd г ))ыход l де)>ителя 9 и BI;Inn)øåí (фиг. 3) н I ) > I>vII е НЕ 40 и э))еме>I I C

l1.1И-Hl: 41, Н1 фиг.3 обозначены перВый 42 II ВТО3)ОЙ 43 ВхОДы °

Регистр 4 сдвига (фиг,4) содержит триггеры 44. На фиг, 4 обозначены первый и второй информационные входы 45, 46 и первый — третий входы 4749 синхронизации.

Делитель 9 частоты на три (фиг.5) выполнен на триггерах 50 по схеме

Джонсона. На фиг. 5 обозначены первый и второй входы 51, 52 и первый третий выходы 53-55.

Блок 11 управления {фиг.6) содержит триггеры 56, образующие регистр сдвига, элемент ИЛИ 57, элемент ИЛИНЕ 58, элемент HE 59 и элемент 60 задержки, На фиг,6 обозначены информационный вход 61, вход 62 синхронизации, первый — четвертый выходы

63-66.

Блок 12 мультиплексирования (фиг.7) триггеры 67 и элементы ИЛИHF. 68, На фиг.7 обозначены первый— третий информационные входы 69-71, вход 72 синхронизации, первый — четвертый управляющие входы 73-76 °

На фиг, 8 обозначены следующие сигналы: а — сигнал на информационном входе 34 первого селектора 2; б — сигнал на тактовом входе 35 первого селектора 2; в — сигнал на выходе элемента 28 задержки (на третьем выходе 39 первого селектора 2); г-е

l выходные сигналы триггеров 25-27; ж-з — сигналы на первом и втором выходах 37, 38 первого селектора 2, На фиг ° 9 обозначены: а = сигнал на информационном входе 61 блока 1! управления; б — сигнал на входе 62 синхронизации блока 11 управления; в-ж — сигналы на выходах триггеров 56 блока 11 управления; з-л — сигналы на выходах 64,63,65,66 блока 11 управления.

На фиг. 10 обозначены: а — сигнал на первом выходе 53 делителя 9 частоты на три; б — выходной сигнал селектора 13 тактовой частоты; в — сигнал на первом выходе 63 блока 11 управления (фиг.9и); г-е — входные сигналы третьего буферного регистра 7; ж-и— сигналы, записываемые с входов 69-71 н триггеры 67.1-67.3 12 мультиплексирования; к-м — сигналы на входах 74-76 блока 12 мультиплексирования; н -сигнал на информационном

Входе триггера 67.4 блока 12 мульти14977 плексирования; о — сигнал на выходе 17.

Устройство работает следующим образом.

° Информационный сигнал в коде 5В6В поступает на вход 16. Нормализованный по амплитуде и форме сигнал и

3 тактовый сигнал с частотой — F no5 10 ступают на селектор 2, который формирует на своих выходах две выборки из выходного сигнала S(t):

S (t)=S(t) 3 11,-t — (К- -) — ) = а 1; 15 о 2 ЗЕ ) г)(+(1

S (С)=б(С). б (С-С -К вЂ”,,)=(я,„j.

5 Ф

F запи6

Задерж30 сываются в регистр 4 сдвига. л па о = обеспечивается влемеиl 2F том 28 (фиг.8).

Делитель 9 частоты на три формирует на своих выходах импульсные сигналы, сдвинутые один относительно другого на величину задержки, равную

1 для последующей записи инфорб мации в регистр 4 сдвига, Последний предназначен для последовательной

Ю записи проселектированных информационных сигналов с целью их последующей перезаписи в регистр 5. Частота

F синхронизации регистра 4 равна — °

40

Информационные сигналы с выхода регистра 4 сдвига, на выходе которого информация изменяется с дискретом

1 по времени, равным, переписы0,6F ваются в регистр 5, одновременно информация с выхода блока 8 переписывается в регистры 6 и 7.

Импульсы с выхода второго селектора 3 поступают на вход выделителя

13 тактовой частоты, В блоке 11 управления элементы 60 задержки служат для компенсации вреС целью совмещения во время сигна 0 лов S 4(t) и S (t) относительно частоты 0,61" сигнал S (t) задерживается на л величину задержки о = — и на выхо1,2F де селектора 2 формируются сигналы

S,(t) и S<(t+ — ), в которые с тактовой частотой

6 менной задержки при перезаписи информации в триггеры 67.1-67.3 блока

12 мультиплексирования.

Работу блока 11 (фиг.9) поясним в дискретном автоматном времени, крат2 ном

Р

На вход 61 блока 11 поступают сигналы с частотой следования 0,2У дли1 тельность которых равна

0,6Е (фиг.9а). Сигналы с выходов триггеров 56 (фиг,9в,г,д,е,ж) суммируются и инвертируются на элементах 57-59 (фиг.9з,к,л), а на прямом выходеэлемента 57 будет сигиал фиг.9и.

Информация с выхода блока 8 переписывается в регистр 7 синхросигна лами с первого выхода делителя 9 на три (фиг.10а), Синхронно с ними на выходе второго селектора 3 формируются импульсные сигналы с частотой следования в два раза ниже, которыми запускается выделитель 13 тактовой частоты. На выходе выделителя 13 формируются сигналы, синхронизирующие работу блока ll управления. Информационные сигналы, например комбинация

llll000110010, переписываются с выходов блока 8 в регистр 7 (фиг.10г,д,е) и с некоторой задержкой, определяемой задержкой селектора 3 и блока ll (фиг,IÎ ж,з,и), — в параллельный регистр триггеров 67 блока 12 мультиплексирования, Сигналы на выходах триггеров 67.1-67 ° 3 появятся с некоторой задержкой относительно сигнала записи на входе 73. Эта задержка скомпенсирована элементами 60 задержки в блоке ll чем достигается временное совмещение сигналов на входах элементов ИЛИ-НЕ 68 (фиг.10к,л,м).

В результате суммирования на выходах элементов 68,, образующих проводное

KIH, будет декодированный сигнал, который нормализуется во времени при помощи триггера 67,4 (фиг.10н). Этот сигнал, проходя через триггер 67.4, нормируется по времени тактовым сигналом с выхода элемента 14 задержки (фиг.l0o), Алгоритм работы устройства следующий, Для декодирования сигналов необходимо определить первый символ моды, . который осуществляется блоком 15 анализа ошибок. Блок 15 анализа ошибок производит либо анализ дефектности

)497745

10

15 сигнала с выхода блока 8 по сигналу ошибки, либо определяет качество декодированной последовательности с выхода блока !2 мультиплексирования, Рассмотрим процесс поиска первого символа моды при анализе дефектности сигнала с выхода блока Я, Допустим, что в случае приема ошибочной входной моды формируется сигнал с уровнем логического нуля на втором выходе блока 8, Этот сигнал выдает разрешение на прохождение тактового сигнала через мультиплексор 23 в блоке 15 на вход счетчика 22 ошибок, Зададимся условием: первый символ моды будет определен только в том случае, когда из ста мод ошибочной будет только одна. Так как значение тактовой частоты F в коде 5В6В априори известно, то при помощи программного блока 21, который представляет собой в частном случае микроЭВМ, зададим цикл анализа за времй Т

Г) е эа которое определим наличие или отсутствие ошибочной моды, Блок-схема алгоритма работы приведена на фиг.11 °

Обмен информацией между программным блоком 21 и ocTGJlbHblMH узлами блока 15 осуществляется по двунаправленной шине данных,а синхронизация команды на выдачу информации формируется при помощи адресной шины и сигналов синхронизации, например Чтение или "Запись".

Поясним дополнительно механизм изменения фазы делителя 9 относительно сигналов на выходе селектора.2.

Как следует из теории вероятности, в случае, когда сигналы установки делителя 9, поступающие с выхода блока 15 анализа ошибок, не коррелированы, фаза делители 9 будет случайно устанавливаться относительно входного сигнала, при этом число установок N должно быть не менее

М З К где К вЂ” разрядйость счетчика, Так как К=3, Ю9.

Выбираем N=36. Так как сигнал управления на входе селектора 2 устаФ навливает последовательности а „, > (а „1 ипи (а (, (ае„ „1, процесс установки счетчика после изменения сигнала на выходе селектора 2 необходимо повторитьа что видно из алгоритма

55 синхРонизации декодирующего устройства, приведенного на фиг.11.

Из описанного выше принципа работы предлагаемого устройства следует, что частота синхронизации снижена до 0,5F (у прототипа 0,6F). Кроме того, минимальный дискрет по времени при перезаписи информации равен 2/F, что позволяет в конечном итоге повысить достоверность преобразования кодового сигнала.

Формула изобретения

), декодирующее устройство, содержащее входной блок, вход которого является входом устройства, регистр сдвига, выходы которого соединены с соответствующими информационными входами первого буферного регистра, выходы которого подключены к информационным входам блока памяти, первые и вторые выходы которого соединены с информационными входами соответственно второго и третьего буферных регис тров, селектор тактовой частоты, вход которого объединен с информационным входом блока управления, выходы которого подключены к соответствующим управляющим входам блока мультиплексирования, блок анализа ошибок, первый выход которого соединен с первым входом делителя частоты на три, первый выход которого под" ключен к входам синхронизации первого и второго буферных регистров и входу делителя частоты на два, выходы третьего буферного регистра соединены с соответствующими информационными входами блока мультиплекси- рования, выход которого подключен к первому входу блока анализа ошибок и является информационным выходом устройства, вход синхронизации блока мультиплексирования объединен с вторым входом блока анализа ошибок, выход селектора тактовой частоты соединен с тактовым входом блока управления, выход делителя частоты на два и выходы второго буферного регистра подключены соответственно к входу синхронизации и адресным входам блока памяти, третий выход которого соединен с третьим входом блока анализа ошибок, о т л и ч а ю щ е е с я тем, что, с целью повьппения достоверности декодирования, в устройство введе ны первый и второй селекторы импуль1497745 сон и элемент задержки, вход синхронизации третьего буферного регистра объединен с первым входом синхронизации регистра сдвига, первым входом второго сепектора импульсов и подключен к первому выходу делителя частоты на три, информацоинный и тактовый выходы блока соединены с одноименными входами первого селектора импульсов, первый и второй выходы которого подключены к одноименным информационным входам регистра сдвига, второй выход блока анализа ошибок

10 соединен с управляющим входом первого селектора импульсов, третий выход которого подключен к второму входу делителя частоты на три, второй и третий выходы которого соединены с одноименными входами синхронизации регистра сдвига, второй вход второго селектора импульсов подключен к выходу делителя частоты на два, выход второго селектора импульсов соединен с входом селектора тактовой частоты, вход элемента задержки подключен к выходу селектора тактовой частоты, выход элемента задержки подключен к входу синхронизации блока мультиплексирования и является тактовым выходом устройства.

2, Устройство по и, I, о т л и ч а ю щ е е с я тем, что первый селектор импульсов содержит триггеры, элемент ИЛИ, элементы ИЛИ-HF. u элемент задержки, вход которого объе35 динен с входом синхронизации первого триггера и является тактовым входом селектора, информационные входы первого и второго триггеров объединены и являются информационными входами селектора, прямой выход первого триггера подключен к информационному входу третьего триггера, инверсный выход которого соединен с первыми входами первого и второго элементов

ИЛИ-НЕ, инверсный выход второго триггера подключен к первым входам третьего и четвертого элементов IIJIH-HE, вход элемента ИЛИ является управляю50 щим вхсдом селектора, прямой выход элемента ИЛИ соединен с вторыми входами первого и третьего элементов

ИЛИ-НЕ, инверсный выход элемента ИЛИ подключен к вторым входам второго и четвертого элементов ИЛИ-НЕ, выходы первого и четвертого элементов И 1И-НЕ объединены и япляютсл первым выходом селектора, выходы второго и третьего элементов ИЛИ-НЕ объединены и являются вторым выходом селектора, выход элемента задержки соединен с входами синхронизации второго и треTbEI o триггеров и является третьим выходом селектора, 3, Устройство по п. 1, о т л и ч а ю щ е е с я тем, что второй селектор импульсов содержит элемент

ИЛИ-НЕ и элемент НЕ, вход которого и первый вход элемента ИЛИ-НЕ являются соответственно первым и вторым входами селектора, выход элемента НЕ подключен к второму входу элемента

HJIH-HF., выход которого является выходом селектора, 4. Устройство по и, 1, о т л и ч а ю щ е е с я тем, что блок мультиплексирования содержит триггеры и элементы ИЛИ-НЕ, информационные входы первого-третьего триггеров являются соответственно первым-третьим информационными входами блока, инверсные выходы первого-третьего триггеров соединены с первыми входами одноименных элементов HJIH-HE, выходы которых объединены и подключены к информационному входу четвертого триггера, вход синхронизации которого является входом синхронизации блока, входы синхронизации первого-третьего триггеров объединены и являются первым управляющим входом блока, вторые входы первого-третьего элементов ИЛИНЕ являются соответственно, вторымчетвертым управляющими входами блока, выход четвертого триггера является выходом блока.

5, Устройство по п, I о т л и— ч а ю щ е е с я тем, что блок управления содержит триггеры, элемент ИЛИ, элемент ИЛИ-HE элемент НЕ и элемент задержки, входы синхронизации первого-пятого триггеров объединены и являются входом синхронизации блока, информационный вход первого триггера является информационным входом блока, выход первого триггера подключен к первому входу элемента ИЛИ и информационному входу второго триггера, выход которого соединен с первым входом элемента ИЛИ-HF. и информационным входом третьего триггера, выход которого подключен к входу элемента НЕ и информационному входу четвертого тригггера, выход которого соединен с вторым входом элемента ИЛИ и инфорl2

l497745

Фиг. 5 мационным входом пятого триггера, выход которого подключен к второму входу элемента ИЛИ-НЕ, инверсный выход элемента ИЛИ и выходы элементов ИЛИ-!

Я и HI соединены с входами соответственно первого-третьего элементов задержки, прямой выход элемента ИЛИ и выходы первого-третьего элементов задержки являются cooTветственно пер5 вым-четвертым входами блока °

1497745

l497745

l

ШиФ

1497745

Фиг. 1!