Кодирующее устройство

 

Изобретение относится к вычислительной технике, может быть использовано в цифровых системах передачи информации и позволяет повысить быстродействие устройства за счет снижения частоты синхронизации. Кодирующее устройство (код 5В6В) содержит преобразователь 1 последовательного кода в параллельный, делитель 2 частоты, элементы 3, 4 задержки, буферные регистры 5,6, преобразователь 8 алфавитных кодов, кодов, регистр 9 управления, блок 10 формирования тактовых импульсов, триггеры 11, 12 и мультиплексор 16. Благодаря введению буферного регистра 7, триггера 13 и элементов 14, 15 ИЛИ-НЕ обеспечивается точная привязка выходных сигналов и сигналов перезаписи, а также снижение частоты синхронизации мультиплексора 16 и преобразователя 1. 1 з.п. ф-лы, 10 ил.

СОЮЗ СОВЕТСКИХ.

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (gg 4 H 03 M 5/14

1

1Д

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АBTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

l1O ИЗОБРЕТЕНИЯМ И ОТНРЬП ИЯМ

ПРИ ГКНТ СССР (21) 4346099/24-24 (22) 18. 12.87 (46) 23.09.89. Бюл. И - 35 (72) В. В. Кацман (53) 68 1. 325 (088. 8) (56) Авторское свидетельство СССР

Р 1339894, кл. H 03 M 5/14, 1985.

Генератор импульсов Г5- 9 1. Техническое описание и инструкция по эксплуатации ГВ3.264. 1 l9TO. (54) КОДИРУ ЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике, может быть использовано в цифровых системах передачи информации и позволяет повысить быстродействие устройства за счет

„;SU„„3È0093 А1

2 снижения частоты синхронизации. Кодирующее устройство (код 5В6В) содержит преобразователь 1 последовательного кода в параллельный, делитель 2 частоты, элементы 3,4 задержки, буферные регистры 5 6 преобразователь 8 алфавитных кодов, регистр 9 управления, блок 10 формирования тактовых импульсов, триггеры 11, 12 и мультиплексор 16. Благодаря введению буферного регистра 7, триггера 13 и элементов ИЛИ-НЕ 14, 15 обеспечивается точная привязка выходных сигналов и сигналов перезаписи,а также снижение частоты синхронизации мультиплексора 16 и преобразователя 1. 1 з.п. ф-лы, 10 ил.

1510093

Изобретение относится к вычислительной технике и может быть использовано в цифровых системах передачи информации. 5

Цель изобретения — повышение быстродействия за счет снижения часто ты синхро низ ации .

На фиг. 1 приведена блок-схема кодирующего устройства, на фиг. 2-6 - 10 схемы выполнения соответственно преобразователя последовательного кода в параллельный, делителя частоты, преобразователя алфавитных кодов, регистра управления и блока формирова- !5 ния тактовых импульсов на фиг. 7— схема выполнения третьего буферного регистра и мультиплексора; на фиг.8алгоритм работы устройства; на фиг. 9 и 10 — временные диаграммы 20 работы.

Кодирующее устройство содержит преобразователь 1 последовательного кода в параллельный, делитель 2 частоты, первый и второй элементы 3 и

4 задержки, первый — третий буферные регистры 5-7, преобразователь 8 алфавитных кодов, регистр 9 управления, блок 10 формирования тактовых импульсов, первый т третий триггеры 11-13, первый и второй элементы ИЛИ-HE 14 и 15 и мультиплексор 16. На фиг. 1 обозначены информационный и тактовый входы 17 и 18.

Преобразователь 1 последовательно- 35 го кода в параллельный (фиг.2) выполнен на триггерах 19. На фиг.2 показаны тактовые входы 20 и выходы 21 преобразователя 1.

Делитель 2 частоты (фиг,3) содер-. 40 жит триггеры 22, имеет выходы 23.

Элементы 3 и 4 задержки могут быть выполнены на отрезках коаксиальных кабелей, благодаря изменению длины которых можно регулировать ве- 45 личину задержки.

Преобразователь 8 алфавитных кодов предназначен для преобразования пятибитовых слов в шестибитовые и содержит (фиг.4) блоки 24 постоянной памяти (реализуемые на ПЗУ). На фиг. 4 обозначены входы 25, первые и второй выходы 26 преобразователя 8.

Регистр 9 управления представляет собой регистр сдвига и может быть выполнен (фиг.5) на триггерах 27 и элементах НЕ 28 и имеет информационный и тактовые входы 29 и 30, первые и второй выходы 3 1.

Блок 10 формирования тактовых импульсов (фиг.6) содержит первый и второй выделители 32 и 33 тактового сигнала, элемент ИЛИ 34, формирователь

35 импульсов и первый — третий выходы 36.

Третий буферный регистр 7 может быть выполнен (фиг.7) на триггерах

37, а мультиплексор 16 — на элементах ИЛИ-НЕ 38 и элементах НЕ 39. На фиг. 7 показано соединение выходов регистра 7 с информационными входами мультиплексора 16, а также обозначены информационные и тактовый входы

40 и 4 1 регистра 7, управляющие входы

42 и первый и второй выходы 43 мультиплексора 16.

Алгоритм образования кода 5В6В заключается в преобразовании моды исходной последовательности S„ из пяти бит в шестибитовую моду S;

16

Очевидно, что из пяти бит можно сформировать 32 кодовые группы, которым будут соответствовать N кодовых групп из шести бит, где N ъ 32.

, = И где à — некоторое функциональное нелинейное преобразование (алфавит кодирования) .

Сформируем два модернизированных алфавита ; и S; в которых каждой

1 пятибитовой моде S, будут соответ1р

1 ствовать две трехбитовые моды S u а

IT

S по принципу, показанному на фиг. 8. В соответствии с этим запрограммированы блоки 24 преобразователя 8.

Реализация предложенного алгоритма образования кода позволяет производить обработку и.преобразование сигналов на половинной частоте.

Кодированное устройство функционирует следующим образом.

Информационные сигналы поступают на вход 17 (фиг.9а). Тактовые сигналы с частотой следования с входа 18 через элемент 3 задержки (фиг,9б) подаются на вход делителя 2 частоты, на выходах 23 которого формируются сдвинутые сигналы (фиг.9в-ж), которые используются для записи информации в преобразователь 1 с частотой синхронизации Р/5, с последующей перезаписью информации в регистр

5. Одновременно сигналом перезаписи с выхода 23. 1 делителя 2 происходит запись информации с выходов преобЧ

15 разователя 8 в регистр 6 и триггер

11 в цепи обратной связи преобразователя 8 ° Этот же сигнал с выхода

23. 1 делителя 2 поступает на входы регистра 9 управления и блока 10 формирования тактовых импульсов.

При поступлении сигнала синхронизации с частотой 0,2 F на вход выделителя 32 тактового сигнала на его выходе формируется сигнал с частотой 0,6 F (фиг.9з) . На выходах элемента ИЛИ 34 формируются противофазные сигналы (фиг.9и,к). Эти сигналы формируются по длительности до величины 1/2, 4F формирователем 35 (фиг.9л). Из этих сигналов при помощи выделителя 33 формируются сигналы с частотой 1,2 F (фиг.9м), которые через элемент 4 задержки поступают на вход синхронизации триггера

12.

При подаче на информационный вход

29 регистра 9 управления сигналов с первого выхода 23. 1 делителя частоты на его втором и первых. выходах 3 1 формируются сигналы управления (фиг.

9н-р) . Информационные сигналы с выходов 26. 1 преобразователя 8 переписываются в регистр 6. С целью совмещения во времени с сигналами, которые на выходе имеют частоту дискретизации 0,6 и 1,2 F применен промежуточный регистр 7, запись информации в который осуществляется сигналами с второго выхода 31.2 регистра

9 (фиг.9н) . Так как фронт тактовых сигналов на первом выходе 36.1 блока 10 задержан относительно фронта сигналов синхронизации на величину задержки с то необходимым условием нормальной перезаписи информации в регистр 9 управления будет: л 1 ((, («-ю

О 3 р где c,, — начальная величина задержки для обеспечения нормальной работы первого разряда 27. 1 регистра 9 управления.

Таким образом, информационные сигналы на выходе регистра 7 жестко привязаны с сигналами с частотой следования 0,6 F.

Допустим, что на первом — шестом выходах регистра 7 формируются сигналы, приведенные на фиг. 10 а-е, а на первых выходах 3 1.1 регистра 9 управления имеются сигналы, приведенные на фиг. 10 ж-и, Очевидно, 10093

55 что на выходах элементов 38.1-38.3, образующих проводное ИЛИ, будут сигналы, приведенные на фиг. 10 к, а на выходах элементов 38.4-38.6, образующих проводное ИЛИ, будут сигналы, приведенные на фиг. 10л, Соответствующие им инверсные сигналы на выходах

43.1 и 43.2 представлены на фиг.

10 м, н. Прямые и инверсные тактовые сигналы с частотой 0,6 F приведены на фиг. 10о,п. Тогда на выходе триггера 13 будут сигналы, представленные на фиг. 10р, а на выходах элементов KIH-HE 14-и 15 (условно электрически разъединенных) " сигналы, приведенные на фиг. 10с,т. Суммарный кодовый сигнал показан на фиг. 10у.

Таким образом, частота синхронизации преобразователя 1 и мультиплексора 16 снижена до величины 0,2 F, а за счет третьего буферного регистра 7 обеспечивается точная временная привязка выходных тактовых сигналов и сигналов перезаписи.

Формула изобретения

1. Кодирующее устройство, содержащее преобразователь последовательного када в параллельный, информационный вход которого является информационным входом устройства, а выходы соединены с соответствующими информационными входами первого буферного регистра, выходы которого подключены к соответствующим информационным входам преобразователя алфавитнык кодов, первые и второй выходы которого соединены с информационными входами соответственно второго буферного регистра и первого триггера, первый элемент задержки, блок формирования тактовых импульсов, первый и второй выходы которого- непосредственно и через второй элемент задержки подключены к тактовым входам соответственно регистра управления и второго триггера, первые выходы регистра управления соединены с управляющими входами мультиплексора, делитель частоты, первый выход которого подключен к тактовым входам буферных регистров и первого триггера, выход которого соединен с тактовым входом преобразователя алфавитных кодов, выход второго триггера является выходом устройства, о т л и ч а1510093 ю щ е е с я тем, что, с целью повышения быстродействия за счет снижения частоты синхронизации, в устройство введены третий буферный регистр, третий триггер, первый и второй элементы ИЛИ-НЕ, вход блока формирования тактовых импульсов объединен с информационным входом регистра управления и первым тактовым входом преобразователя последовательного кода в параллельный и подключен к первому выходу делителя частоты, вход первого элемента задержки является тактовым входом устройства, выход первого элемента задержки соединен с входом делителя частоты, вторые выходы которого соединены с соответствукицими вторыми тактовыми входами преобразователя последовательного кода в параллельный, выходы второго буферного регистра и второй выход регистра управления подключены соответственно к информационным и тактоному входам третьего буферного регистра, первые и вторые выходы которого соединены с одноименными информационными входами мультиплексора, первый и второй выходы которого подключены соответственно к первому входу первого элемента ИЛИ-НЕ, информационному входу третьего триггера, выход которого соединен с первым входом второго элемента ИЛИ-НЕ, второй

5 вход первого элемента ИЛИ-НЕ подключен к первому выходу блока формирования тактовых импульсов, третий выход которого соединен с тактовым входом третьего триггера и вторым

:входом второго элемента ИЛИ-НЕ, выходы элементов ИЛИ-НЕ подключены к информационному входу второго триггера.

2, Устройство по п. 1, о т л и15 ч а ю щ е е с я тем, что блок формиI рования тактовых импульсов содержит первый и второй выделители тактового сигнала, формирователь импульсов и элемент ИЛИ, вход первого выделителя тактового сигнала является входом блока, выход первого выделителя тактового сигнала соединен с входом элемента ИЛИ, прямой выход которого подключен к входу формирователя им25 пульсов и является первым выходом блока, выход формирователя импульсов соединен с входом второго выделителя тактового сигнала, выход которого является вторым выходом блока, 0 инверсный выход элемента ИЛИ является третьим выходом блока.

1510093

Я1

Фиг, б

uz фиа 7

Фиг. 8

Фиг 9

15 1 0093 00 О

I (7) (9) Я

1 l

ОООО t

Г l

)ОО 0

l ( (в) QeQz!

< 1 (®ЯЯ

1 з

1510093

Составитель О. Ревинский

Техред JI.Îëèéíûê Корректор T. Малец

Р ед акт ор Е . Пап п

Заказ 5829/56 Тираж 884 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, R-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101