Резервированное запоминающее устройство

 

Изобретение относится к вычислительной технике, может быть использовано для построения высоконадежных вычислительных систем. Цель изобретения - повышение надежности устройства путем исправления многократных ошибок. Запоминающее устройство содержит блоки 1 памяти, регистр 2 адреса, регистры 3,4,5 блок 6 мультиплексоров, мажоритарные элементы 7, формирователь 8 сигнала ошибки, блок 9 управления резервированием и формирователь 11 дополнительного адреса. Блок 9 содержит элементы ИЛИ 10<SB POS="POST">1</SB> и 10<SB POS="POST">2</SB>, элементы 14<SB POS="POST">1</SB> и 14<SB POS="POST">2</SB> задержки и элемент ИЛИ 15, формирователь 11 - триггер 12 и 13. 2 ил.

ССЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИ Х

РЕСПУБЛИН

„„SU„„15 117 (51)4 G 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И AВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4306853/24-24 (22) 15.09.87 (46) 15.08.89. Бюл. N - 30 (72). M.Â.Ìóñèí, В.Н.Иванов .и С.А.Бисеров (53) 681.327 (088.8), (56) Электроника. 1978, Р 19, с. 112.

Авторское свидетельство СССР .И- .1424602 кл. G 11 С 29/00, 1986. (54) РЕЗЕРВИРОВАННОЕ ЗАПОМИНАЮЩЕЕ

УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано для построения высоко2 надежных вычислительных систем. Цель изобретения — повышение надежности устройства путем исправления многократных ошибок. Запоминающее устройство содержит блоки 1 памяти, регистр 2 адреса, регистры 3, 4 и 5, блок 6 мультиплексоров, мажоритарные элементы 7, формирователь 8 сигнала ошибки, блок 9 управления резервированием и формирователь 11 дополнительного адреса. Блок 9 содержит элементы ИЛИ 10, и 10, элементы

14< и 14 задержки и элемент KIH 15, а формирователь 1 1 — триггеры 12 и 13. 2 ил.

3 15011

Изобретение относится к вычисли.— тельной технике, в частности к запоминающим устройствам, и может быть использовано для построения высоко- 5 надежных вычислительных устройств.

Цель изобретения — повышение надежности устройства.

На фиг.1 представлена структурная схема резервированного запоминающего устройства, на фиг.2 — функциональная схема формирователя сигналов ошибки.

Устройство содержит (фиг ° 1) блоки

1<-1 памяти, в качестве каждого из )5 которых может быть использована од° норазрядная БИС с информационной емкостью не менее, чем в три раза превышающую требуемую для решения задач, регистр 2 адреса, первый 3, второй 4 >0 и третий 5 регистры, мультиплексоры, показанные в виде блока 6 мультиплек" соров, мажоритарные элементы 7(-7, формирователь 8 сигналов ошибки, блок

9 управления резервированием, в состав которого входят элементы ИЛИ 10„ и 10 . Устройство также содержит формирователь 11 дополнительного адреса, состоящий из триггеров 12 и 13. В состав блока 9 входят также элемен- 30 ты 14, и 14 задержки и элемент

ИЛИ 15.

Формирователь 8 сигналов ошибки содержит (см. фиг.2) в каждом разряде элемент И 16, элементы НЕ-И 1? и

18. Выходы элементов НЕ-И 18 образуют выход 19 наличия ошибки.

Устройство имеет адресные входы

20, информационные входы 21, информационные выходы 22, вход 23 обраще- .40 ния, выход 24 окончания цикла.

Устройство работает следующим образом.

В блоки 1 памяти производится запись информации, для чего они переводятся в режим записи (входы записи. чтения на фиг.1 не показаны), а по входу 23 подается импульс обращения.

По этому импульсу триггер 12 устанавливается в нулевое положение,триг- 0 гер 13 через элемент ИЛИ 10„ — в единичное. В результате на выходах триггеров 12, 13 образуется двухразрядный дополнительный код адреса (01), который поступает на входы блоков 1 и управляющие входы мультиплексоров

6. При этом входная информация с входов 21 устройства поступает на входы одноименных блоков 1 и импульсом об72 4 ращения через элемент ИЛИ 15 записывается в вь1бранную кодом адреса с адресного регистра 2 и дополнительным кодом адреса с триггеров 12 и 13 ячейку памяти БИС.

Далее по импульсу с выхода элемента 14, задержки триггер 12 через элемент ИЛИ 10 устанавливается в

1 единичное состояние, а триггер 13 в нулевое. При этом дополнительный код адреса (1О) с выхода триггеров

12 и 13 выбирает вторые каналы мультиплексоров 6 и входная информация с входов 21 на входы блоков 1 поступает со сдвигом на один разряд и импульсом обращения через элемент ИЛИ

15 записывается в блоки 1 в выбранные кодом адреса с адресного регистра 2 и дополнительным кодом адреса с триггеров 12 и 13 ячейки памяти

БИС. По импульсу с выхода элемента

14> задержки триггеры 12 и 13 через элементы ИЛИ 10 и 10 устанавливаются в единичное состояние и открываются третьи каналы мультиплексоров 6. При этом входная информация с входов 21 на входы блоков 1 поступает со сдвигом на два разряда и импульсом обращения через элемент

ИЛИ 15 записывается в выбранные кодом адреса с адресного регистра 2 и дополнительным кодом адреса (11) ячейки памяти БИС. Таким образом, одна и та же информация оказывается записанной в тройку адресов разных блоков 1 памяти. В случае применения постоянных блоков 1 памяти запись информации производится по тому же принципу.

При считывании информации (блоки 1 переводятся в режим считывания) импульс обращения, приходящий на вход 23,,проходит через элементы задержки 14<, 14< и устанавливает триггеры 12 и 13 последовательно в состоянии 01, 10 11, а также через элемент ИЛИ 15 считывает информацию по адресам, определяемым кодом адреса регистра 2 и дополнительным кодом адреса с выхода триггеров 12 и 13. По окончании цикла считывания в регистрах 3, 4 и 5 поразрядно устанавливается (при условии исправности блоков 1) одинаковая информация и через мажоритарные элементы 7 передается на выходы 22 устройства. Импульс с выхода 24 может быть использован для контроля оконi 501172 чания обращения к устройству. При отсутствии ошибок, т.е. при одинаковой информации поразрядно с выходов регистров 3, 4, 5 у формирователя 8 сигналов ошибки единица присутствует либо на выходе элемента И

16, либо на выходе элемента НЕ-И 17, соответственно на выходе элемента

НЕ-И 18 соответствующего разряда 10 сигнал ошибки отсутствует.

При наличии ошибки происходит несовпадение на входах как элементов И

16, так и НЕ-И 17, в результате на выходе элемента НЕ-И 18 появляется сигнал ошибки соответствующего разряда. Этот сигнал дает информацию о неисправности резерва и может быть использован для ремонта блоков 1 памяти на стадиях настройки испытаний 20 и при штатной эксплуатации (неисправная БИС определяется по неисправности разряда одного из трех регистров 3, 4, 5).

Устройство позволяет исправлять 25 как одиночные ошибки по одному разряду за счет мажоритирования элементами 7, так и ошибки, возникающие за цикл считывания по нескольким разрядам. Поскольку за каждый цикл считывания по каждому разряду исправляется одна ошибка, то устройство позволяет за цикл считывания исправить до и ошибок, где п — число разрядов. Важной является возможность исправления устройством оши.бок, имеющих корреляционную зависимость. Например, при возникновении неисправности в какой-либо БИС по одному адресу и за счет,цеградации 4() кристалла, при распространении ее ка другие адреса этой БИС устройство исправляет все эти ошибки,поскольку в каждом цикле считывания эта БИС только один раз задействована, а в остальных двух случаях информация считывается с других БИС.

Таким образом, даже полный отказ или

-изъятие этой БИС эа счет исправления ошибок не приводит к отказу устройства в целом и на выход 22 выдается достоверная информация.

Формула изобретения

Резервированное запоминающее устройство, содержащее блоки памяти, с первого по третий регистры, мажоритарные элементы, блок управления резервированием, причем младшие адресные входы блоков памяти поразрядно объединены и являются адресными входами устройства, входы записи-чтения блоков памяти объединены и являются входом задания режима устройства, входы выборки блоков памяти подключены к первому выходу блока управления резервированием, второй выход которого является выходом окончания цикла устройства, с третьего по пятый выходы блока управления резервированием подключены соответственно к управляющим входам первого, второго и третьего регистров, вход запуска блока управления резервированием является входом обращения устройства, выходы регистров подключены к соответствующим входам мажоритарных элементов, выходы которых являются информационными выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены мультиплексоры, формирователь дополнительного адреса и формирователь сигналов ошибки, выход которого является выходом наличия ошибки устройства, входы формирователя сигналов ошибки подключены к соответствующим выходам регистров, выходы блоков памяти подключены к соответствующим разрядам информационного входа первого регистра, выход i-ro блока памяти (i = 3, п где и — число блоков памяти) соединен с (i-1) ì разрядом информационного входа второго регистра и с (i-2)-м разрядом информационного входа третьего регистра, выход первого блока памяти соединен с п-м разрядом информационного входа второго и (и-1)-м разрядом информационного входа третьего регистра, выход второго блока памяти соединен с первым разрядом информационного входа второго и п-м разрядом информационного входа третьего регистра, выходы формирователя дополнительного адреса подключены к старшим адресным входам блоков памяти, установочные входы формирователя дополнительного адреса подключены к выходам с шестого по девятый блока управления резервированием, первые информационные входы мультиплексоров являются информационными входами устройства, второй информационный вход -го мультиплексора соединен с (i-1)-м разрядом ин172

Составитель В.Рудаков

Редактор M.Недолуженко Texpep M.Ходанич Корректор M,Ïîæî

Заказ 4879/51 Тираж 558 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101

1501 формационного входа устройства, третий информационный вход i-ro мультиплексора соединен с (i-?)-м разрядом информационного входа устройства втоЭ 5 рой и третий информационные входы первого мультиплексора подключены соответ ственно к и-му и (n-1) -му разрядам информационного входа устройства, второй и третий информационные входы второго мультиплексора подключены соответственно к первому и и-му разряду инфор" мационного входа устройства, управляющие входы мультиплексоров, подключены к выходу формирователя дополнительного адреса, выходы мультиплексоров соединены с информационными входами соответствующих блоков памяти.