Устройство для оценки качества передачи дискретных сигналов

 

Изобретение относится к электросвязи. Цель изобретения - расширение функциональных возможностей. Устройство для оценки качества передачи сигналов содержит блок выделения 1 ошибок, формирователь 2 тактовых импульсов, счетчик 3, блок памяти 4, блок вычислений 5, таймер 6, блок управления 7, измеритель 8 длины пакета, состоящий из делителя 16 частоты, мультиплексора 17 и счетчика 18, регистр 9, измеритель 10 паузы, состоящий из делителя 19 частоты, мультиплексора 20 и счетчика 21, триггер 11, эл-т задержки 12, формирователь 13 коротких импульсов, эл-т ИЛИ 14 и формирователь 15 адреса. Цель достигается путем измерения распределения длин пакетов ошибок и пауз между ними. Устройство по пп.2 и 3 ф-лы отличается выполнением измерителей 8 и 10. 2 з.п. ф-лы, 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУ БЛИН

ОГ1ИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPGKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ fHHT СССР

1 (21) 4377188/24-09 (22) 10.02.88 (46) 30.11.89. Вюл. Р 44 (72) Г.Е.Иткис и В.К.Иинкин (53) 621.395.664 (088.8) (56) Авторское свидетельство СССР

Р 1113891, кл. Н 04 В 3/46, 1982.

Авторское свидетельство СССР

Р 1434554, кл. Н 04 J 3/14, 1986. (54) УСТРОЙСТВО ДЛЯ ОЦЕНКИ КАЧЕСТВА

ПЕРЕПАЧИ ДИСКРЕТНЫХ СИГНАЛОВ (57) Изобретение относится к электросвязи, Цель изобретения — расширение функциональных возможностей. Устройс-, тво для оценки качества передачи сигналов содержит блок выделения 1 оши„„Я0, 1SI2IL2 A 1 (51> 4 Н 04 В 3/46 Н. 04 1. 11 08

2 бок, формирователь 2 тактовых импульсов, счетчик 3, блок памяти 4, блок вычислений 5, таймер 6, блок управления 7, измеритель 8 длины пакета, состоящий из делителя 16 частоты, мультиплексора 17 и счетчика 18, регистр 9, измеритель 10 паузы, состоящий иэ делителя 19 частоты, мультиплексора 20 и счетчика 21, триггер

11, эл-т задержки 12, формирователь

13 коротких импульсов, эл-т ЦЛИ 14 и формирователь 15 апреса. Цель достигается путем измерения распределения длин пакетов ошибок и пауз между ними. Устройство по пп. 2 и 3 ф-лы отличается выполнением измерителей и

8 и 10. 2 з.п. ф-лы, 2 ил.

1525923

Изобретение относится к электросвязи и может быть использовано для исследования статистических характеристик потоков ошибок в цифровых

5 системах передачи, Цель изобретения — расширение функциональных возможностей путем обеспечения измерения распределения длин пакетов ошибок и пауз между ними .

На фиг.1 приведена структурная электрическая схема предлагаемого устройства; на фиг.2 — временные диаграммы, поясняющие его работу. !5

Устройство для о4енки качества передачи сигналов содержит блок 1 выделения ошибок, формирователь 2 тактоьо импульсов, счетчик 3, блок 4 памяти, блок 5 вычислений, таймер 6, 20 блок 7 управления, измеритель 8 длины пакета, регистр 9, измеритель 10 паузы, триггер 11, элемент 12 задержки, :.формирователь 13 коротких импульсов, элемент ИЛИ 14 и формирователь 15 ад- 25 реса, причем измеритель 8 длины пакета содержит делитель 16 частоты, мультиплексор 17 и счетчик 18, а измеритель 10 пауз содержит делитель 19 частоты, мультиплексор 20 и счетчик 21.

Устройство работает следующим образом, Исследуемый сигнал поступает дновременно на входы формирователя тактовых импульсов и блока 1 выделения ошибок, на выходах которых образуются соответственно тактовые импульсы (фиг.2А) и импульсы ошибок (фиг.2Б). Состояние исслеtIyeMoI v сигнала (" Ошибки" или "Пауза ") фиксирует триггер 11, для чего на один его вход поступают импульсы ошибок, переводящие триггер

11 в нулевое состояние, а на другой 45 вход поступает импульс, отмечающий момент времени, отстоящий от последней ошибки пакета на защитный интервал (фиг.2В).

Длительность пакета ошибок определяется в измерителе 8. На его вход поступают тактовые импульсы, подсчет которых в делителе 16 возможен только при нулевом состоянии триггера 11 (режим "Ошибки" ). В исходном состоя55 нии на выходах счетчика 18 установлены уровни 000. При этом включен первый мультиплексор 17. При первой ошибке с первого выхода делителя 16 через мультиплексор 17 на вход счетчика

18 поступает импульс, который переводит его в состояние 001 и, следовательно, переключает мультиплексор

17 на второй вход. По мере поступления тактовых импульсов на выходах делителя 16 поочередно появляются импульсы (или потенциалы), отмечающие прохождение второго, четвертого, восьмого и т.д. тактового импульса.

Каждый импульс (потенциал) переводит счетчик 18 в следующее состояние и одновременно открывает следующий вход мультиплексора 17. Таким образом, на выходе счетчика 18 формируется код, отображающий в логарифмическом масштабе (по основанию 2) количество прошедших тактовых импульсов.

Предложенная реализация измерителя

8 обеспечивает сжатие информации о длительности пакетов с целью упрощения аппаратной реализации устройства и программного обеспечения. Хотя при этом увеличивается погрешность измерения пакетов большой длительности, зато обеспечивается эффективное использование ячеек блока 4 памяти и облегчается последующая с:бработка результатов измерений. Цри других вариантах построения измерителя 8 зависимость его выходного кода от количества тактовых импульсов, соответствующих длительности пакета, может быть дпугая.

Регистр 9 фиксирует значение выходного кода измерителя 8 в каждый момент прохождения ошибки, тем самым обеспечивается текущая регистрация длительности пакета независимо от наличия правильно принятых символов внутри пакета ошибок. По окончании пакета ошибок информация о его длительности сохраняется в регистре 9 до поступления следующего пакета.

Подсчет длительности паузы осуществляется в измерителе 10, который построен и функционирует аналогично измерителю 8. Однако импульсы на выходах делителя 19 отмечают прохождение, например, сотого, тысячного и т.д. тактового импульса, что обеспечивает еще более плотное представление информации о длительности паузы.

Импульсы ошибок поступают на управляющий вход измерителя 10 и устанавливают делитель 19 в нулевое состояние. После каждой ошибки иэмерищие операции: перенесение значения записанной ранее суммы пакетов (или пауз) данной длительности иэ блока 4 памяти в счетчик 3 (режим параллельной записи в счетчик 3 задается импульсами фиг.2Г); прибавление единицы к записанному значению (режим

"Счет" осуществляют импульсы фиг.2 ); запись полученной суммы в те же ячейки блока 4 памяти (под управлением импульсов фиг.2Ж).

Окончание цикла измерений (1 с или др.) определяется выдачей импульса с таймера 6. К этому моменту йо ячейкам блока 4 памяти распределена информация о зафиксированных пакетах и паузах. Эта инфорь..ация переносится для последующей обработки в блок 5 вычислений. Одновременно проводится очистка ячеек блока 4 памяти. После поступления с таймера 6 управляющего импульса блок 5 вычислений начинает вырябятивять следующие сигналы: упрявляющий сигнал (фиг.2Е), переключающий формирователь 15 и устанавливающий в нулевое состояние счетчик 3; коды адресов запряшивяемьгх ячеек памяти, которые по тупают ня адресные входы блoка 4 памяти через формирователь 15 адреса; си нял стнря-ния в виде последовательности импульсов, каждый из которых появляется перед выдачей следующего кода адреса с блока 5 вычислений.

Сигнал фиг.2Е поступает ня первый управляющий вход Ьормировятеля 15 непосредственно, а на второй — через элемент 11ЛИ 14. При этом обегиечивается прохождение через формирователь 15 адресных кодов с блока 5 вычислс ний.

По каждому адресному коду блок 4 памяти выдает на информянионвие входи блока 5 вычислений соответству}oLtåå значение суммы пякетов (илн пауз).

После принятия этой информации код адреса еще некоторое время не меняется, при этом с блока 5 вычислений ня второй вход блока 7 поступает импульс стирания, который в нем инвертируется и включает режим записи блакя 4 памяти. В ячейки блока 4 памяти запцсивается нулевое состояние, тяк кяк ня установочный вход счетчика 3 полян сигнал сброса (Аиг.2Е). Таким образом, ячейки блока 4 памяти по этому адресу подготовлены к следующему циклу измерений. Затем с блока 5 видяется следующий код адреса.

5 1525923 6 тель 10 начинает подсчет тактов. Если ошибок больше нет, то наступление состояния "Пауза" отмечается появлением потенциала (Или импульса) на управляющем выходе измерителя 10 че5 рез защитный интервал после ошибки.

Затем измеритель 10 продолжает отсчет тактовых импульсов, и на его выходе присутствует код, соответствующий длительности паузы в логарифмическом масштабе (по основанию 10).

При. поступлении следующей ошибки информация в счетчике 21 стирается не сразу, а через интервал времени

9, задаваемый элементом 12 задержки, после обнуления триггера 11. Это необходимо для записи информации об измеренной длительности паузы. Сброс счетчика 21 осуществляет короткий 20 импульс с формирователя 13.

В течение каждого цикла измерения (например, 1 с) информация об измеренных длительностях пакетов ошибок и пауз накапливается в блоке 4 памя- 25 ти, для чего в нем предусмотрено требуемое количество ячеек памяти для хранения сумм пакетов и пауз всех диапазонов длительности, причем коды длительностей пакетов (с выхода регистра 9) и коды длительностей пауз (с выхода измерителя 10) являются адресами соответствующих ячеек памяти.

Через формирователь 15 адреса код длительчости пакета (или паузы) подается на блок 4 памяти, при этом на его выходы поступает значение суммы пакетов (или пауз) дачной длительности, записанной ранее. По мере

40 изменения кода длительности пакета в регистре 9 (или паузы в с,етчике

21) соответственно изменяется и адресный код. Таким образом, к моменту окончания каждого состояния на выходах блока 4 памяти установлено записанное ранее значение суммы пакетов (или пауз) той же длительности, что и измеренная в данный момент. При изменении состояния исследуемого счгнала это значение суммы на некоторое время сохраняется на выходах блока 4 памяти, так как Аормирователb 15 переключается сигналом с выхода элемента 12 задержки через элемент ИЛИ 14.

При каждом изменении состояния контролируемого сигнала эа время 8 последовательно выполняются следую1525923

Эти операции выполняются до тех пор, пока содержимое всех ячеек блока

4 памяти не будет перенесено в блок

5 вычислений, и все они не будут подготовлены к следующему циклу измерений. После этого устройство продалжит работу в режиме измерения пакетов и пауз.

В блоке 5 вычислений в соответствии с заданным алгоритмом осуществляется обработка результатов измерений с целью определения закономерносФей появления и группирования ошибок в исследуемом дискретном канале. Результаты обработки регистрируются в форме таблиц, графиков на соответствующих приборах, сопряженных с процессором блока 5.

20 формула изобретения

1. Устройство для оценки качества передачи дискретных сигналов, содержащее блок выделения ошибок, таймер, 25 формирователь адреса и последовательно соединенные формирователь тактовых импульсов, вход н выход которого соединен соответственно с сигнальным и тактовым входами блока выделения ошибок, блок управления, счетчик, блок памяти и блок вычислений, адресные и управляющий входы и выходы блока памяти соединены соответственно с выходами формирователя адреса, с вторым выходом блока управления и

35 с входами параллельной записи счетчика, о т л и ч а ю ц е е с я тем, что, с целью расширения функциональных воэможностей путем обеспечения измерения распределения длин пакетов ошибок и пауз между ними, введены формирователь коротких импульсов, измеритель паузы, последовательно соединенные измеритель длины пакета и регистр и последовательно соединенные триггер, элемент задержки и элемент ИЛИ, при этом выход блока выделения ошибок подключен к первому управляющему входу измерителя паузы, к управляющему входу регистра и к входу

50 установки триггера, выход которого подключен к управляющему входу измерителя длины пакета и к второму входу блока управления, третий вход которого соединен с выходом

55 элемента задержки и с входом формирователя коротких импульсов, выход которого подключен к второму управляюцему входу измерителя паузы, сигнальный вход которого соединен с сигнальным входом измерителя длины пакета и с первым входом блока управления, третий выход которого подключен к входу разрешения счета счетчика, установочный вход которого соединен с первым управляющим выходом блока вычислений, с первым управляющим входом формирователя адреса, с четвертым входом блока управления и с вторым входом элемента ИЛИ, выход которого подключен к второму управляющему входу формирователя адреса, первый, второй и третий сигнальные входы которого соединены соответственно с выходом регистра, с сигнальным выходом измерителя паузы, управляющий выход которого подключен к входу сброса триггера, и с адресным выходом блока вычислений, вход меток времени и выход стираний которого соединены соответственно с выходом таймера и с пятым входом блока управления.

2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что измеритель длины пакета выполнен в ниде последовательно соединенных делителя частоты, мультиплексора и счетчика, выход которого соединен с управляющим входом мультиплексора и является выходом измерителя длины пакета, сигнальным и управляющим входами кото-. рого являются соответственно сигналь-ный вход делителя частоты и установочный вход счетчика, соединенный с установочным входом делителя частоты.

3. Устройство по п.1, о т л и ч а ю ц е е с я тем, что измеритель паузы выполнен в виде последовательно соединенных делителя частоты, мультиплексора и счетчика, выход которого соединен с управляюцим входом мультиплексора и является сигнальным выходом измерителя паузы, управляющим выходом, сигнальным и первым и вторым управляющими входами которого являются соответственно соответствующий выход, сигнапьный и установочный входы делителя частоты и установочный вход счетчика.

152592.

Составитель 8 Слепаков

Техред H.Õîäàíè÷ Корректор Т.Палий

Редактор Т.Лазоренко

Заказ 7246/56 Тирал 626 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СС(Р

113035, Иосква, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагаринл, 1