Параллельный двоичный сумматор

 

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах для суммирования чисел, представленных в параллельном двоичном коде. Целью изобретения является сокращение аппаратурных затрат и повышение быстродействия сумматора. Указанная цель достигается тем, что каждая ячейка двоичного сумматора, содержащая два триггера, три элемента И, два элемента ИЛИ, содержит третий элемент ИЛИ с соответствующими связями. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (19) (111

Р1) G 06 F 7/50

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЬГГИЯМ (21) 4469474/24-24 (22) 05.08.88 (46) 15.06.90. Бюл. Ф 22 (71) Специальное конструкторско-технологическое бюро "Яодуль" Винницкого политехнического института (72) Е.М.Марченко (53) 68!.325 (088,8) (56) Авторское свидетельство СССР

31264165, кл. G 06 F 7/50, 1985.

Самофалов К. Г., Корнейчук В,И., Тарасенко В.П. Цифровые электронные вычислительные машины. Киев: Вища школа, 1983, с. 187, 189, рис.3.93в,, Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах для суммирования чисел, представленных в параллельном двоичном коде.

Целью изобретения является сокращение аппаратурных затрат и повыпение быстродействия устройства.

На чертеже представлена функцио" нальная схема трех соседних ячеек параллельного двоичного сумматора.

Ячейки 1 (i — 1) — 1 (i + 1) содержат первые 2(— 1 ) - 2(i + 1) и вторые 3 (i — 1) - 3 (i + 1) триггеры, первые элементы И 4 (i - 1) — 4 (i + 1), вторые 5(i — 1) — 5 (i + 1) и третьи 6 (i — 1)

- 6 (i + 1), а также первые 7 (i-1)-7 (i + 1), вторые 8 (i — 1) — 8 (i+

+1) и третьи 9 (i 1) - 9 (i + 1) элементы ИЛИ. Сумматор содержит также шину 10 синхронизации.

2 (54) ПАРАЛЛЕЛЬНЫЙ ДВОИЧНЫЙ СУММАТОР (57) Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах для суммирования чисел, представленных в параллельном двоичном коде, Целью изобретения является сокращение аппаратурных затрат и повышение быстродействия сумматора. Указанная цель достигается тем, что каждая ячейка двоичного сумматора, содержащая два триггера, три элемента И,два элемента ИЛИ, содержит третий эле" мент ИЛИ с соответствующими связями

1 ил.

Работу сумматора опишем на примере работы ячеек 1 (i — 1), 1 (i) и 1 (i + 1), изображенных на чертеже. На первый и второй информацион" ные входы каждой ячейки подаются значения соответствующих разрядов слагаемых А и В, например разряды а„ и

Ъ1 подаются на первый и второй входы элемента И 4 (i), являющиеся первым и вторым информационными входами ячейки 1 (i), а также на соединенные

:с ними первый и второй входы второго элемента ИЛИ 8 (i). По синхроимпульсу СИ, поступаем ему с шины 10 синхронизации одновременно на С-входы всех триггеров сумматора, триггеры устанавливаются в состояние,соответствующее состоянию их D-входов, Инверсный выход второго триггера

3. (i ), являющийся выходом инверсного переноса q;, ранен в начальный мо, мент после сигнала СИ единице в том

1571577 с учае, если значение i-ro разряда х тя бы одного из слагаемых равно нулю.

Далее происходит асинхронное распространение сигналов переноса и ин.версного переноса. Значение сигнала

Переноса P определяется логическиь1и функциями элементов 7 (i), 5 (i) (6 (i) и их входными сигналами Ц;<, сп си с»

q», и Р;,: Р, = (Й; ЛЯ

< де q — сигнал инверсного перено« l .15 са из ячейки 1 (i + 1);

Р,, — сигнал переноса из ячейки

1 (— 1);

Ц, Ц вЂ” состояние соответственно

4<9 И выхода первого триггера

2 (i) и прямого выхода 2О второго триггер а 3 (i ) ячейки 1 (3) после воздействия сигнала СИ.

Если разряды а. и h< были равны

< (° ) 25 единице, то состояние триггеров 2 (i и 3 (1) (R, < и Q., ) первоначально

C<< равно единице, инверсный перенос q, равен нулю, а перенос определяется значением <1.;+< . Если сигнал о;,<, равен нулю, то состояние ячейки 1 (i) не изменится до тех пор, пока до нее

1, :не дойдет распространение сигнала инверсного переноса q со стороны старших разрядов сумматора, т,е. пока сигнал q ° < не станет ранен единице.

tt<

Аналогично, пока не изменится состояние ячейки 1 (i), сигнал q, будет расй вен своему начальному значению q;

= О (для указанных вьппе начальных условий) и будет удерживать в нуле 40 сигнал Р < в ячейке l (— 1) вне

С<< С << зависимости от значения Ц,,,1,,Ц,<,,1 и Р;; Р ° „= q;ЛЙ(,,,1 А (ц,(;,! (" ЧР ).

Если инверсный перенос q «из ячейки 1 (i + 1) равен единице, то через время, определяемое задержкой элементов И 5 (1.) и ИПИ 7 (i) перенос Р; станет равным единице и установит по

R-входам в ноль триггеры 2 (i) и 3 (i) и по S-входу н единицу второй триггер 3 (i + 1) ячейки 1 (i + 1).

При этом, если триггер 2 (i + 1) находится в состоянии С!,. „,1, = 1, и сигнал q» равен едийице, перенос

<+й распространяется далее через элементы б (i + 1) и.7 (i + 1), При этом через время задержки срабатывания указанных элементов сигнал становится равен единице, Поскольку после установления триггера 3 (i) н единицу инверсный перенос q „, становится равным нулю согласно выражению (1), а единичное значение переноса

Р поддерживается единичным сос<+< тоянием триггеров 2 (i + 1), 3 (i +

+ 1) через элементы 5 (i + 1) и

7 (i + 1) до тех пор, пока этот сигнал не установит по R-входам в ноль триггеры 2 (i -" 1) и 3 (i + 1), Таким образом, отсутствует возможность установки триггер а 3 (i + 1) в неопределенное состояние в момент равенства единице сигналов Р, и Р <,, так как воздействие на R-вход триггера 3 (i + 1) сигналом Р, <.< продолжается после снятия сигнала до установления триггеров 3 (i + 1 ) и

2 (i + 1) в ноль, После установления триггеров

2 (i), 3 (i) в ноль сигнал с „равен единице, и если в ячейке 1 (х — 1) имеется условие возникновения сигнала переноса 8, —,1<1 (8, (-<1 "Р < а) сигнал Р; < на выходе элемента ИЛИ

7 (i — 1) становится равен единице и устанавливает по Б-входу н единицу триггер 3 (i). Поскольку на предыдущем этапе распространения переноса и инверсного переноса триггеры 2 .(i) и 3 (i) были установлены в ноль, и триггер 2 (i) сигналом Р; < в единицу не устанавливается, перенос из ячейки 1 (— 1 ) в ячейку 1 (i ) далее н ячейку 1 (i + 1) не распростУ р аняется.

Из описанного ныне следует, что перенос Р< в любой ячейке может возникнуть в процессе суммирования пары чисел только один раз, поскольку после возникновения сигнала переноса

Р; в соответствии с выражением (1), триггеры 2 (i) и 3 (i) устанавливаются в ноль, и н случае поступления в ячейку 1 (i} переноса Р;, в еди- .

<пщу установится только триггер

3 (i).

По окончании процесса распростра.нения -переноса в ячейке l (1) возможны три ситуации: состояние обоих триггеров 2 (i)

3 (i) равно нулю — если разряды слагаемь<х а,, Ъ; были равны нулю и перенос из ячейки (i — 1 ) в ячейку ! (i) не возникал, либо, если из ячейки 1 (i) осуществлялся перенос

P н ячейку 1 (i + 1) и также отсут 1571577

Я

Я (1 0) (00) А 0111

В 0111 (! !)

S 1110

v ч V

Пример 2, А 0101

В 0011

S 1000

Пр имер 3.

А 0101

Я!! -- — ъ 1 (О!3 Соа С!0) В 1001

q г- — -

f.oo) V

S 1 110

v v

S= 1 .1 ствовал после этого перенос Р;,,ли- бо перенос Р„, привел к возникнове- .

HHlo переноса PI .и, как быпо доказано выше, вторично возникнуть не мог; состояние триггера 2 (i) равно единице, а триггера 3 (i) — нулю,если единице был равен только один из разрядов а; и Ь, и перенос Р;, не возникал; состояние триггера 2 (i) нулевое, 3 (i) — единичное, если в ситуации равенства нулю состояний триггеров

2 (i), 3 (i) вследствие нулевого значения разрядов а; и Ь; или возникновения сигнала переноса Р; после поступления равных единице разрядов а, и Ь,, осуществлялся перенос

Р;, из ячейки 1 (i — 1). Результат суммирования в ячейке (i) — разряд

Пример1, суммы Я; определяется дизъюнкцией выходов триггеров 2 (i) и 3 (i) на третьем элементе ИЛИ 9 (i): Я;

Рассмотрим несколько примеров выполнения суммирования двух двоичных чисел в предлагаемом устройстве.Состояние первого и второго триггеров каждой ячейки записывается парой двоичных разрядов в квадратных скобках, причем состояние первого тригге ра ячейки записывается в правом разряде пары, состояние второго триггера — в левом разряде. Пунк,тирной линией обозначается распространение инверсного переноса сплошной — распространение перено20 са P.

Я (!0) (10) (0O) (!!) P (10) (!03 (10) (00

S = 1 1 I 0

Ч 1 Я вЂ” г1 — - -3 (00 (01) 0 1) (! 1

P P P

q q ц (! nj (no) jnn)

v v V V

0 0

1571577

Пример4.

А 0111 ч ф 0101

S 1100

:1!

Приведенное описание функционироIâàíèÿ предлагаемого сумматора и при, ме ,, еры показывают соответствие выпол, няемого в нем суммирования правилам (, двоичной арифметики.

Формула изобретения

Параллельный двоичный сумматор,,содержащий одноразрядные суммирующие э ячейки каждая из которых содержит 20 два триггера, три элемента И, два элемента ИЛИ, причем входы синхронизации первого и второго триггера

25 ! соединены с шиной синхронизации сум матора, первый вход первого элемента И каждой суммирующей ячейки соедин нен с первым информационным входом . сумматора, первые входы второго и третьего элемента И соединены с выходом первого триггера, второй вход третьего элемента И соединен с входом переноса одноразрядной суммирующей ячейки, первый и второй вход первого элемента ИЛИ соединен с выходом соответственно второго и третьего элементов. И, а выход соединен с первым установочным входом второго триггера, инверсный выход которого соединен с выходом инверсного переноса одноразрядной суммирующей ячейки, вы- 40 ход второго элемента ИЛИ соединен с информационным входом первого тригге". ра, вход переноса каждой одноразрядной суммирующей ячейки, кроме первой, I

Ч (10) (n0) (1 1) (ОО) g

t1 0) (1 0) (00) (00) v v v V

S = 1 1 0 0 соединен с выходом переноса предыдущей ячейки, отличающийся тем, что, с целью сокращения аппаратурных затрат и повышения быстродействия, в каждую одноразрядную суммирующую ячейку введен третий элемент

ИЛИ, выход которого соединен с выходом разряда суммы сумматора> первый вход соединен с выходом первого триггера, второй вход соединен с прямым выходом второго триггера и с вторым входом второго элемента И, третий вход которого соединен с третьим входом третьего элемента И и с входом инверсного переноса одноразрядной сум— мирующей ячейки, второй вход третьего элемента И соединен с вторым установочным входом второго триггера, выход первого элемента ИЛИ соединен с установочным входом первого триггера и выходом переноса однбразрядной суммирующей ячейки, выход первого элемента И соединен с информационным входом второго триггера, первый вход первого элемента И соединен с первым входом второго элемента ИЛИ, в каждой суммирующей ячейке второй вход первого элемента И соединен с вторым входом второго элемента ИЛИ и вторым информационным входом сумматора, выход инверсного переноса каждой одноразрядной суммирующей ячейки, кроме первой, соединен с входом инверсного переноса предыдущей ячейки.

1571577 (i I)

Составитель Н), Варакин

Редактор Т. Лазоренко Техред Л. Сердюков а Корректор то М. Пожо

Заказ 1512 Тираж 563 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r, Ужгород, ул. Гагарина, 101