Дельта-сигма-модулятор

 

Изобретение относится к вычислительной технике и технике связи. Его использование в системах передачи информации позволяет повысить точность за счет расширения динамического диапазона в области малых сигналов. Дельта-сигма-модулятор содержит интеграторы 2,3, компаратор 4, источник 6 порогового напряжения, тактовый генератор 7, Д-триггер 8 и ключевые элементы 11-14. Благодаря введению согласующего блока 1, компаратора 5, Д-триггера 9, источника 10 эталонного тока и преобразователя 15 униполярного кода в дельта-код обеспечивается снижение частоты переключения элементов 11-14, т.е. в отсутствие входного сигнала отсутствует перезаряд интегратора 2. 1 з.п. ф-лы, 3 ил. 1 табл.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (11) 2 Af (g1)g Н 03 М 3/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Риг. 1

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

К АBTOPCKOMY СВИ4ЕТЕЛЬСТВУ

1 (21) 4479290/24-24 (22) 05.09.88 (46) 15.10.90. Бюл. ¹ 38 (72) В.С. Малов (53) 621.376.56(088.8) (56) Патент СЦА № 4733219, кл. Н 03 М 7/32, опублик. 1988.

Авторское свидетельство СССР № 1527712, кл . Н 03 М 3/02, 1988.

Авторское свидетельство СССР № 1336958, кл. Н 03 М 3/02, 1982. (54) ДЕЛЬТА=СИГМА-МОДУЛЯТОР (57) Изобретение относится к вычислительной технике и технике связи. Его использование в системах передачи информации позволяет повысить точ2 ность за счет расширения динамического диапазона в области малых сигналов. Дельта-сигма-модулятор содержит интеграторы 2, 3, компаратор

4, источник 6 порогового напряжения, тактовый генератор 7, D-триггер 8 и ключевые элементы 11-14. Благодаря введению согласующего блока 1, компаратора 5, D-триггера 9, источника 10 эталонного тока и преобразователя 15 униполярного кода в дельта-код обеспечивается снижение частоты переключения элементов 11-14, т.е. в отсутствие входного сигнала отсутствует перезаряд интегратора 2. 1 з.п. ф-лы, 3 ил. 1 табл.

1599992

Изобретение относится к вычислительной технике и технике связи и может быть использовано в системах передачи информации.

Цель изобретения — повышение точности за счет расширения динамического диапазона в области малых сигна-. лов.

На фиг. 1 приведена функциональная схема дельта-сигма-модулятора; на фиг. 2 и 3 — временные диаграммы

его работы.

Дельта-сигма-модулятор содержит согласующий блок 1, первый и второй интеграторы 2, 3, первый и второй компараторы 4, 5, источник б порогового напряжения, тактовый генератор

7, первый и.второй D-триггеры 8, 9, источник 10 эталонного тока, первыи — четвертый ключевые элементы

11-14 и преобразователь 15 униполярного кода в дельта-код. На фиг. обозначены первый и второй входы

16, 17.

Согласующий блок I обеспечивает токовый выход, т.е. высокое выходное сопротивление. Он может быть выполнен на дифференциальных усилителях

18, 19 и резисторах Zg-25 или по любой иной схеме с токовым выходом и заземленной нагрузкой. Высокое выходное сопротивление обеспечивается в приведенном примере при

В дельта-сигма-модуляторе реализована двухканальная структура.с разде- 55 лением полярности входного сигнала и использованием импульсной обратной связи

R2 35 о к к

Выходной ток блока 1 равен Е = {Ув„-, — ц ) ° К где U „„U xä — сигналы на

ЬХ2

R 2 входах 16, 17> К, RQO К25 40 циент hepepà÷è блока 1.

Первыи интегратор Z представляет собой конденсатор.

Второй интегратор 2 может быть выполнен на дифференциальном усилителе 45

26, конденсаторе 27 и резисторе 28.

его передаточная характеристика

Ы{Г) =- 1 + — — —,— — °

Р Кгя С2?

Преобразователь 15 униполярного ко- да в дельта-код содержит JK-триггер

29, первый и второй элементы ИЛИ-НЕ

30, 31 и элемент И 32.

Первый компаратор 4, первый Dтриггер 8 и ключевые элементы 11, 12 образуют первый канал компенсации для входного сигнала отрицательной полярности. Второй канал компенсации для входного сигнала положительной полярности образован вторым компаратором 5 с источником 6 порогового напряжения, вторым триггером 9 и ключевыми элементами 13, 14 °

Для устойчивого разделения полярности входного сигнала пороги срабатывания первого и второго компараторов 4, 5 должны быть разнесены на величину найряжения порогового источника 6, определяемого из условия U o р Е "т,/С где I — значение эталонного тока ис3Т точника 10;

7 — период тактовой частоты генератора 7;

С вЂ” емкость конденсатора 2.

Постоянная времени. R С интегратора 3 выбирается на порядок больше постоянной времени интегратора 2, что можно записать в виде выражения

К ° С > 10 Т

При выполнении данного условия среднее напряжение на выводах интегратора 2 равно .нулю независимо от величины и полярности входного сигнала.

Полученное свойство исключает влияние сопротивления утечки интегратора 2 и параллельно подключенных к нему элементов. Достигается равенство зарядоз, уравновешивания интегратора 2 для входного сигнала двух полярностей, несмотря на построение преобразователя по двухканальной структуре с разделением полярностей с помощью двух компараторов со смещенными порогами срабатывания.

Ключевые элементы 1 1-14 включаются при появлении на управляющем входе "0", а выключаются сигналом "1".

На фиг. 2 и 3 обозначены: разность напряжений на входах 16 и 17;

О - импульсы тактовой частоты генератора 7; о — пилообразное напряжение на выводах интегратора 2; пилообразное напряжение с постоянной составляющей на выходе интегратора

3; " импульсы на выходе первого компаратора 4; e. — — импульсы на выходе первого D-триггера 8; — импульсы на выходе второго компаратора 5 ф— импульсы на выходе второго D-тригге1599992 ра 9; u — импульсы на выходе элемента ИЛИ-HE 30; K — импульсы на выходе

JK-триггера 29; Л вЂ” выходные импульсы дельта-сигма-модулятора на выходе элемента ИЛИ-НЕ 31.

Временные диаграммы (фиг. 2) раскрывают процесс получения выходного дельта-кода для положителЬного входного напряжения двух уровней 10

5 "макс,„+ 5 макс где U — максимально возможное входное напряжение.

Временные диаграммы фиг. 3 раскрывают процесс получения выходного дельта-кода для отрицательного входного напряжения двух уровней:

1 4

Вх 5 мо с Ох 5 макс, Дельта-сигма-модулятор работает следующим образом.

Разность напряжений с входов 1б, 17 с помощью блока 1 преобразуется в пропорциональный ток и заряжает конденсатор 2. При положительном входном напряжении U „ напряжение U на выводах конденсатора 2 начинает увеличиваться (фиг. 2, в). Напряжение

U на выходе интегратора 3 равно сумме напряжения на выводах конденсатора

2 и напряжения на выводах конденсатора 27, поэтому по форме оно будет повторять напряжение U, но будет смещено на величину практически постоянного напряжения на выводах кон- 35 денсатора 27, равного интегралу от напряжения U ° При превышении напряжением LJ положительного порога срабатывания второго компаратора 5, определяемого источником 6, второй ком- 40 паратор 5 выдает единичный импульс, устанавливая второй D-триггер 9 в единичное состояние по приходу фронта тактового импульса генератора 7 на С-вход триггера 9. В этом случае 45 начинает работать второй канал компенсации, а первый канал компенсации

"молчит", так как его элементы 4 и 8 находятся в нулевом состоянии. Формирователь биполярного эталонного тока, 50 образованный элементами 10-15, будет выдавать импульсы эталонного тока отрицательной полярности, компенсирующие заряд интегратора 2 от положительного входного напряжения. На второй вход 55 преобразователя 15 будет поступать последовательный уииполярный код.

На выходе преобразователя 15 будет сформирован дельта-код, гропорцнональныи униполярному коду и, соответственно, пропорциональный величине и полярности входного напряжения.

При отрицательном входном напряжении U „ (фиг. Зв) напряжение У на выводах конденсатора 2 будет уменьшаться. При этом будет работать первый канал компенсации, а второй канал компенсации будет выключен, так как его второй компаратор 5 будет находиться в нулевом состоянии. Формирователь биполярного эталонного тока будет выдавать импульсы эталонного тока положительной полярности, компенсирующие отрицательный заряд конденсатора 2 от отрицательного входного напряжения. На первый вход преобразователя 15 будет поступать последовательный униполярный код.

Коэффициент передачи от выхода блока 1 до входов преобразователя

15 определяется только величинами

Т эталонного источника 10 и периодом

7. ттааккттооввоогго о ггееннееррааттоорраа. Частота пот явления единичных посылок в униполярном коде длительностью Т будет пропорциональна величине (V8„ — Uв,„ „,)» KJ f /Ò,. В целом логика преобразо вания отражена в таблице.

В таблице выходной код расшифрован в течение времени„ равного 10 Т Величина U,ä„. определяется выражением:

U,„„,= X„jaT.

Положительный эффект достигается благодаря снижению частоты переключения ключевых элементов 11-.14 в области малого сигнала со значения f /2, до практически нулевого значения и симметрированню коэффициентов передачи для входного напряжения положительной и отрицательной полярности путем использования общего источника 10 эталонного тока. При отсутствии входного сигнала отсутствует перезаряд интегратора 2 импульсами эталонного тока, т.е. уменьшено количество. эталонного электричества, участвующего в процессе уравновешивания входного сигнала MBJIGII величины. При этом необходимыи на высоте дельта-код типа

"меандр Boccòанавливается цифровым способом с помощью ЗК-триггера 29.

Ф о р м у л а и з о б р е т е н и я

1 . Дельта-си гма-модуля тор, содержащий первый интегратор, второй интегратор, выход которого с нсдпнен с

1599992

Униполярный код

U8õ

Дельта-код

Выход триг- Выход триггера 8 гера 9

1111111 111

0111111111

0101010101

0010100101

0000000000

О

О

О

1111111111

1111111111

О

О

О

+ 1 мокс

+4/5 13,макс

+1/5 U макс

О

О мокс

-4/5 /макс

Ц макс первым входом первого компаратора, тактовый генератор, выход которого и выход первого компаратора подключены соответственно к С- и D-входам

5 первого D-триггера, источник порогового напряжения, первый-четвертый ключевые элементы, первые выводы первого, второго, третьего, четвертого ключевых элементов соответственно объединены, вторые выводы второго и четвертого ключевых элементов объединены с вторым входом первого компаратора и первым выводом источника порогового напряжения и подключены к шине нулевого потенциала, о т— л и ч а ю шийся тем, что, с целью повышения точности дельта-сигма-модулятора за счет расширения динамического диапазона в области малых сигналов, в дельта-сигма-модулятор введены второи компаратор, второй

D-триггер, источник эталонного тока, преобразователь униполярного кода в дельта-код и согласующий блок, пер- 25 вый и второй входы которого являются одноименными входами дельта-сигмамодулятора, выход согласующего блока соединен со вторыми выводами первого и третьего ключевых элементов, первым ЗО выводом первого интегратора и первым входом второго интегратора, второй вход которого объединен с вторым выводом первого интегратора и подключен к шине нулевого потенциала, первый вход второго компаратора подключен к выходу второго интегратора, второй вывод источника порогового напряжения соединен с вторым входом второго компаратора, выход которого соединен с D-входом второго D-триггера, С40 вход которого объединен с тактовым входом преобразователя униполярного кода в дельта-код и подключен к выхо; ду тактового генератора, инверсные выходы первого и второго D-триггеров соединены с управляющими входами соответственно третьего и первого ключевых элементов, первый и второй выводы источника эталонного тока подключены к первым выводам соответственно первого и третьего ключевых элементов, прямые выходы первого и второго D-триггеров соединены с управляющими входами соответственно четвертого и второго ключевых элементов и соответственно с первым и вторым информационными входами преобразователя униполярного кода в дельта-код, .выход которого является выходом дельта-сигма-модулятора.

2. Дельта-сигма-модулятор по п. 1, отличающийся тем, что. .,1 преобразователь униполярного кода в дельта-код содержит первый и,второй элементы ИЛИ-НЕ, элемент И и,Ж-триггер, С-вход которого является тактовым входом преобразователя, первые входы элементов ИЛИ-HE объединены и являются первым информационным входом преобразователя, второй вход первого элемента ИЛИ-НК является вторым информационным входом преобразователя, выход первого элемента ИЛИ-НЕ соединен с первым входом элемента И и

J- и К-входами JK-триггера, выход которого подключен к второму входу элемента И, выход которого соединен с вторым входом второго элемента

ИЛИ-НН, выход которого является выходом преобразователя.

159999> д,е

Фиг 2

Ж,3

Составитель О. Ревинский

Техред М.Дидык Корректор Л. бескид редактор М. Товтин

Заказ 3150, Тираж 656 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101