Реверсивный преобразователь двоичного кода в двоично- десятичный

 

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах ЭВМ, Цель изобретения - повышение быстродействия и расширение функциональных возможностей путем обеспечения преобразования дробных чисел. Поставленная цель достигается тем, что в преобразователь, содержащий регистры 1-3, коммутаторы 4-7, десятичный сумматор 8, шифраторы двоичных эквивалентов 13,14, шифраторы двоично-десятичных эквивалентов 11,12, дополнительно введены блок умножения на шестнадцать 9 и блок деления на шестнадцать 10-, 1 ил., 2 та бл.

СОЮЗ СОБЕТСНИХ

СОЦИАЛИСТНЧЕСНИХ

РЕСПУБЛИН (д1).5 Н 03 М 7/28 7/12

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ П!НТ СССР (21). 4461451/24 (22) 06.06,88 . (46) 15,01.91. Б|ол, !|| 2 (72) X. Г. Каграманян, А.J!. !!овсесян, Г.Х. Каграманов и Jl. C, Степанян (53)- 681 . 325 (088, 8) (56) Авторское. свидетельство СССР

l! 723568, .кл. !! 03 M 7/12, 1978.

Патент Великобритании М 1544015, кл. 64А 1983. (54) РВВЕРСИВ|!1,Й ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧ!!О-ДВСЯТГ!!!!>!И (57) Изобретение относится к вычислительной технике и может быть исполь„.Я0„, 1621182 А 1

2 эовано в арифметических устройствах

ЭВМ, Цель изобретения — повышение быстродействия и расширение функциональных возможностей путем обеспечения преобразования дробных чисел, Поставленная цель достигается тем, что в преобразователь, содержащий регистры

1-3, коммутаторы 4-7, десятичный сумматор 8, шифраторы двоичных эквивалентов 13, 14, шифраторы двоично-десятичных эквивалентов 11,12, дополнительно введены .блок умножения на шестнадцать

9 и блок деления на шестнадцать 1 О.

1 ил., 2 табл.

3 l.621182 4

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах ЭВМ.

Целью изобретения является повышение быстродействия и расширение функциональных возможностей путем обеспечения преобразования дробных чисел, На чертеже приведена блок-схема предлагаемого преобразователя, Преобразователь содержит первый 1,, второй 2,и третий 3 регистры, коммутаторы 4-7, десятичный сумматор 8, блок

9 умножения на шестнадцать, блок 10 деления на шестнадцать, шифраторы 11 и 12 двоично-десятичных эквивалентов, шифраторы 13 и 14 двоичных эквивалентов, первые 15, вторые 16 и третьи

I7 информационные выходы, информаци- щ онны1 . входы 18, вход 19 левого сдвига, вход 20 правого сдвига, вход 21 разрешения передачи данных, первый 22 и второй 23 входы управления коммутацией, первый 24 и второй 25 входы управ-2S ления передачей данных.

Регистр 1 представляет собой реверсивный регистр сдвига, регистр 2 имеет возможность осуществлять правый сдвиг. Обозначим регистры 1-3 через

Р1, Р2 и РЗ соответственно.

Преобразователь обеспечивает четыре режима преобразования: преобразование целых двоичных чисел в десятичное, целых десятичных чисел в двоичное, дробных десятичных чисел в дробное двоичное и дробных двоичных чисел . в дробное десятичное.

Функции входов управления распре- 40 делены следующим образом: вход 19 задает левый логический сдвиг Р1 на позицию однои циФры; вход 20 задает правый логический сдвиг Р2 и Р1 на позицию одной цифры; 45 вход 21 служит разрешением для подведения к входам данных Р1 информации входов 18 данных (21=0) или из блока

10 деления (21.=1); вход 22 служит разрешением для под-50 ведения. данных к входам блока деления либо из Р1 (22=. О), либо из РЗ (22=1), вход 23 коммутирует данные на входах коммутатора 6 либо от блока 9 ум"

55 ножения (23=0), либо от выходов блока

10 деления (23=1); входы 24 и 25 обеспечивают посред", ством встроенных дешифраторов коммутатора 5 следующие подключения к информационным входам РЗj

24=0 и 25†= — прохождение данных от блока 9 умножения;

24=0 и 25=1 — прохождение данных от входов десятичного сумматора 8 без участия младших четырех разрядов;

24=1 и 25=0 — занесение от входов

18 данных к входам РЗ, начиная с пятого бита, при этом в битах 0,1,2,3 и

4 РЗ записываются нули;

24=1 и 25=1 — занесение самой младшеи цифры из группы входов 18 данных в позицию битов 1-4 Р3.

Блок деления представляет собой матрицу из комбинационных базовых ячеек, каждая из которых реализует таблицу истинности, приведенную в табл.

Как видно из табл. 1, выходные сигналы. ярусов, имеющих веса "восемь",. четыре два и один можно опре делить по следующим формулам:

8 вых. = 18Ч16; вых, = 165 (10Y8);

2 вых. = 1чМ12Y6V4

1 вых. = 18 V1 Ч10Ч6Ч 2, где 18,16,14... и т.д. — веса без индексов, сформированные на базе исходных входных данных с весами ("десять", "восемь", "четыре" и "два"), Комбинационная схема блока умножения имеет идентичную структуру и построена из базовых ячеек, реализующих таблицу истинности, приведенную в табл. 2.

Как видно из табл. 2, выходные сигналы ярусов, имеющие веса 10,8,4 и 2, вычисляются. по формулам:.

10 вых. = 4$(8/4)

8 вых. = 9Уч;

4 вых. = 8Ч793 V2;

2 вых. = 8Y6Y3V где веса "девять", восемь",. семь, "шесть", "четыре", ... и т.д., участвующие как компоненты вышеуказанных формул, получены на базе исходной цифры для данной ячейки умножения с учетом того, что входы первого яруса перед занесением десятичных цифр проверялись на правильность двоично-десятичных данных.

Предлагаемый преобразователь работает следующим образом.

В режиме преобразования двоичного целого числя в десятичное сбрасываются в начальный момент регистры 1-3 и

10

25

55

162 .по разрешению 190 исходные данные от, группы входов 18 подводятся к Р2 и Р1.

При этом самая старшая тетрада запи.сывается в Р2, для которой десятичный эквивалент всегда совпадает с двоичным, а последующие цифры записываются в Р1 до предпоследней цифры включительно. Далее первая старшия цифра от

Р2 совместно с нулевыми цифрами РЗ подаются на вход блока 9 умножения, По разрешению 23=0 выход блока 9 подается на вход сумматора 8, а на вторые входы — выходы шифраторов 11 и 12, при этом через выходы шифратора 12 поступает десятичный эквивалент второй старшей цифры преобразуемого двоичного числа, а сигналы на вых6де щнфратора 11, подключенного через второй вход сумматора к четырем старшим раз— рядам сумматора 8, равны нуло, так как в позиции самой младшей тетрады

Р1 записаны нули. Зятем по разрешениям

24=0, 25=0 и 21=1 и прн включении сннхросигналов РЗ и Р2 первое значение промежуточного произведения, равное сумме произведений первой старшей цифры на шестнадцать плюс десятичный эквивалент второй старшей цифры исходного двоичного числа, з;п исывается в РЗ и Р2 ° Одновременно с приемом в РЗ и Р2, поср.едством сигнала

19=1 производится левый логический сдвиг Р1, при котором позицию старшей тетрады Р1 занимает очередная старшая цифра преобразуемого операнда, На втором такте работы прсобразователя результат промежуточного преобразования первого такта, записанный в РЗ и Р2, умножается на шестнадцать блоком 9 и через коммутатор 6 подводится к первому входу сумматора 8, к второму входу которого подведен деся тичный эквивалент очередной старшей цифры с выходов шифратора 12 и т,д.

В режиме преобразования десятичных целых чисел в двоичное исходныи десятичный операнд от групгы входов 18 записывается в ранее сброшенные

Р1 и Р2. При этом входы управления возбуждаются следующими уровнями:

19=0, 21=0, 20=0 и 22=0 и как при реяяме преобразования двоичных целых чисел самая старшая цифра располагается в Р2, остальные — в Р1 до предпоследней тетрады включительно, После этого по значениям четырех младших цифр Р1, начиная от предпоследней

1182

6 тетради, шифраторы 13 вычислят первую шестнадцатиричную цифру разультата, При этом. использовано известное положение из теории чисел: остаток, получаемый при делении на шестнадцать сколь угодно большого десятичного числа, равен остатку, который получился бы при делении четырех младших цифр этого большого числа. В дальнейшем исходное целое число с выходов

Р2 и Р1 (без содержимого последней тетраты Р1) по разрешению 22=0 через коммутатор 7 подводится на входы блока 10 деления. Выходы блока 10, соответствующие целой части от деления на шестнадцать, по разрешению 21=1 подводятся на. Р1, одновременно сбрасывается Р2, После этого по новым значениям четырех младших цифр частного Р1 шифратор 13 выдает на выходы 16 очередную (вторую) цифру результата преобразования и т,д.

В начале преобразования дробных десятичных чисел сбрасываются Р1, Р2 и РЗ и на входах управления задаются уровни 23=0, 24=1 и 25=0, при этом исходное дробное число, подведенное от группы входов 19, записывается в

РЗ со сдвигом. вправо Hа пять разрядов.

После этого на входах управления устанавливаются коды 24=0 и 25=0, но котарым к выходам коммутаторов 5 ло разрешению 23=0 подводится..первое значение промежуточного (произведение нс35 ходного числа на 16) преобразования.

При этом коммутация выходных данных блока 9 умножения к входам данных

Р3 выполнена такой, что выход первой ячейки блока умножения с весoN "десять" поступает на вход пулевого бита

РЗ, а выход второй старшей ячейки блока умножения с весами "восемь", четыре", "два" и "один" соответственно заносится в разряды 1,2,3 и 4 РЗ.

К четырем входам первых двух ячеек блока умножения подводятся логические нули, а исходное число на вход блока умножения подводится, начиная от входов старшего третьего столбца, и поэтому две старшие ячейки выполняют функцию формирователеи десятичного эквивалента текущих значении. двоичных цифр результата, После расположения данных и выработки разрешений на входах 23, 24 и

25 через время, равное задержкам блоков 9,6 и 5, производится запуск синхросигнала Р3, где устанавливается

1621 t 82

1 I такт

По Р1(1194) ynod 16=А (к вых.17) Р2Р1 — ком.7 - бл.10

Бл.10(129011194)=вых.бл.10 (80631949) ком.4 Р1 †к.7

II такт

По P1(1949) mad 16= 9 (к вых. 1?) Р1- ком.7 - бл.10

Бл,10 (80631949/16) =вых.бл..10 (5039496)- ком.4- .Р1 - ком. 7

III такт

По Р1 (9496) ma(j 16=8 (к вых. 17) Р1 ком. 7- бл, t O

Бл.10 (5039496/16)=вых.бл.10 (314968) - ком.4-Р1

ХЧ такт

По Р1 (4968) Walt 6=8 (к вых. t 7) Р1 ком. 7 бл, 10

Бл. 10 (314968/16) =вых. бл. 10 (10695) — ком. 4 Р1

Ч такт

По Р1(9685)Фод 16=5 (к вых.17).P.1- ком.7- бл.10 Бл,10 (19685/16)=вых.бл. 10 (1230) ком.4 Р1

VI такт

Ио Р1((230)Мо3 16=F (к вых.17) Р1 — ком.7 — бл.10

Бл. t 0(1230/16)=вых, бл. 10(76) -«ком,4 Р1.

VII такт

По P1(0076) mod 16=С (к вых.17) Р1- ком,7 бл.10

Бл, 10(0076/16) =вых. бл, 10 (0004) — ком.4 P i

VIII такт

По Р1(0004).тпоо 16=4 (к вых.16)

В итоге: 129011194)rr =4CE5888 Arg., первое зннчение промежуточного произ-. ведения, после чего выходы 0,1,2,3,4 регистра РЗ через шифратор 14 на выходы 16..выдают первую цифру шестнадцатиричной дроби, а выходы 5,6...,,n

5 разрядов РЗ подводятся к входам блока

9 умножения как компонента промежуточного произведения для выполнения второго такта преобразования, описанного 10 выше при получении нервой дробной шестнадцатиричной цифры, В начале преобразования дробных двоичных чисел сбрасываются регистры

1,2 и 3. Управляющие входы возбуждаются уровнями 19=0„ 20=0, 21=0, 22=.1, 23-"1 и 24=1. После этого от группы входов 18 данных и Р2 и Pt до предпоследней цифры включительно, записывается исходный двоичный операнд, а в позиции битов 1 2 3,4 Р3 заносится самая младшая цифра этого операнда, Затем через небольшую задержку, дважды возбуждая сигнал 20, в.самой младшей тетраде Р1 оказывается вторая 25 младшая цифра исходного операнда, После этого на входе 24 устанавливается уровень логического нуля.

Через время, равное задержкам блоков 7,10 и 6, к первому входу сум- 30

В качестве примера преобразования рз двоичного в десятичное возьмем цематора поступает частное от деления первой младшей цифры на шестнадцать, а к второму входу подводится от выхода шифратора 11 десятичный эквивалент второй младшей цифры, Через время, равное задержке сумматора 8, по разрешениям 24=0 и .25=1 первое значение промежуточного преобразования посредством коммутатора 6 записывается в

РЗ. Одновременно с занесением в РЗ возбуждается вход 20 кратковременным сигналом, по которому в позиции младшей цифры Р1 записывается третья младшая цифра, Второй такт преобразования протекает аналогично первОму, но в качестве делимого в РЗ находится результат промежуточного произведения, а третья младшая цифра исходного операнда — в позиции младшей тетрады Р1, Рассмотрим пример преобразования числа из десятичной системы в двоичную, задаваясь исходным целым числом, например 129011194. В начальный момент данное. число от группы входов 18 данных по разрешению 21=0 посредством коммутатора 4 записывается в Р1 и Р2, а затем на входе управления (21.=1) устанавливается код единицы.

I лое двоичное число., например 4?ГВАС46, и запишем его в Р1 и Р2, при этом

I такт

Р3Р 2 бл. 9 (000004х16) - вых. бл. 9 ком. 6 1, вх, СМ8 (64)

Р1 (0-3) - бл.12 (00007) ком. S - 1 вх. СМ8 (07)

Вых.СМБ(71) — РЗР2 и сдвиг Р1 влево

II такт

РЗР2 -бл,9 (71х16) вых,бл.9, †. ком.б 1 вх.СМ8 (1136)

Р1(-03) - бл.,12(Р) - ком. 5 11 вх. СМ8 (0015)

Вых. CMB(1151) РЗР2 и сдвиг Р1 влево

III такт

РЗР2бл, 9 (11 51х16) — вых. бл. 9- ком. 6 - 1 вх. СМ8 (18416)

Р1 (0-3)- бл.12(В) — ком, S -11 вх. СМ8 (00011)

Вых ° СМ8(18427). ÐÇP2 и сдвиг Р1 влево

IV такт

РЗР2 бл.9(18427х16)- вых.бл,9- ком.б 1вх.СМ8(294832)

Р1 (0-3) -»бл. 12 (A) -«ком.5 — 11 вх. СМ8 (000010)

Вых. СМ8 (294842) P3P2 и сдвиг Р1 влево

V такт

РЗР2 бл. 9 (294842x16) вых. бл,9 ком. 6 - 1вх.СМ8 (471?472)

Р1 (0-3)- -бл, 12 (С)- ком. 5 11 вх. СМ8 (0000012)

Вых.СМ8(4717484) P3Ð2 и сдвиг Р1 влево

UI такт

РЗР2- бл. 9(4717484х16) -» вых. бл.9 - ком.6 - 1вх. СМ8 (75479744}

Р1 (0-3) бл. 12 (4} — ком.5 11 вх, СМ8 (00000004}

Вых.СМ8(75479748) РЗР2 и сдвиг Р1 влево

UIII такт

РЗР2 — бл. 9(75479748х16) -вых. бл,9- ком,6 1 вх. О18(1207675968)

Р1 (0-3) - бл. 1 2 { 7) ком. 5 11 вх. СМ8 (0000000007)

Вых. CM8(1207675974) P3PZ

В итоге: 47ГВАС46 (g =1207675974 (g

23=0,. 24=1 и 25=0 и указанное число

40 через группы входов 18 записывается в соответствующие разряды Р3 (со сдвигом вправо).

В качестве преобразования дробного десятичного числа возьмем 0,2175 щ, В исходный момент сбрасываются Р1, Р2 и Р3, возбуждаются входы управления

I такт

Вых.РЗ(566,...,К) бл.9(,2175х16)- ком.6,5 РЗ(3,48)

РЗ(0, 1, 2,3,4)-кашиф. 14 - к вых, 16(З)

II такт

Вых, Р 3 (5-к ) - бл . 9 (° 48 х 1 6 ) - ком, 6, 5 - Р 3 (7, 68 )

P3(0,1,2,3,4) шиф,14- к вых,16(7)

III такт

Вых. РЗ {5-к) - бл. 9 (. 68х16)--ъком,6,5 PÇ (10,88)

Р3 (О, 1 2, 3,4) - шиф . 14 - к вых, 16 (А)

IV такт

Вых.P3(5-к) - бл.9(.88х16)-+ком,6,5- РЗ(14,08)

РЗ(0,1,2,3,4}- шиф.14-> к вых.16(E}

VI такт

Вых.РЗ(5-к)-дабл.9(,08х16) ком,6,5-эРЗ(1,28)

РЗ(Оэ1 э2еЗэ4) шиф.14-+к вых,16(1) 1621182

10 старшая цифра этого набора 4 распола- 9 и 12 подводятся цифры 4 и 7, в Р3— гается в четырех разрядах Р2, а. ос- нулевая информация 23=0, а на входе тальные цифры, начиная с цифры 7, — в 21-1 — для прохождения компонента от

Р1 ° В исходный MQMBI т к входам блоков 5 падшей тетрады су атора к Р2.

11 1621182

12

VI такт .

6) +ко 6»,РЗ(4>4

РЗ(0 1 2 3 4) -фшиф 14 к выхф16 (4)

>II такт

Вых. РЗ(5-к)->бл.9(,48х16) >ком.6,5 -уРЗ(7,68)

P3(0 1,2,3,4)-+шиф.14 — к выхъ16(7) Б итоге 0, f 75 10 =0,37АЕ147АЕ1...

В качестве примера преобразования

10 при этом в битах 1-4 Р3 записывается дробных двоичных чисел в десятичное последняя цифра 8, в регистре тетрад возьмем число .9В281, Перед началом Р2 — цифра 9, а в Р1 за исключением преобразования сбрасываются Р1, Р2 и последней тетрады — набор цифр В.28.

РЗ и устанавливаются управляющйе

После этого посредством двукратного уровни на входах: 19=0, 20=0, 21=0, возбуждения входа 20 правого сдвига

22=1, 23=1,и 25=1, После этого от обнуляется Р2, а в позиции младших группы входов 18 данных осуществля- трех тетрад оказывается набор двоичется прием информации в Р3> Р2 и Р1, ных цифр 9 В2, 20

Х такт

Вых.РЗ(8.000) ком.7..-ь бл.9(8/16) -ъком.6 — 1 вх,СМ8(.5)

Бых.Р1 (биты п-3, п-2, п-1, п)-- шиф.11 .- 11вх,СМ8 (2500)

Вых.СМ8(2;5)-+ком.5- РЗ(2,5) и сдвиг вправо Р2Р1

ХХ такт

Вых.PÇ(2,500...)- ком.7 -ъ бл, (2.5/16)- ком,6 - 1 вх.СМ8 (,15625)

Бых,Р1 (биты п-3, п-2, п-1, и);-кашиф. 11 11. вх. CN8 (11. 00000)

Вых.СМ8 (11.15625) - ком.5 — РЗ (11:,15625) и сдвиг вправо Р2Р1

III такт

Бых.РЗ (1 1, 15625) zoM. 7- бл.9 (11, 15625/ 16) -э ком.6 - 1 вх,СМ8 (697265625)

Бых.Р1 (биты п-3, п-2, п-1, n) шиф.11 - 11 вх.СМ8 (9.00000000)

Бых.CN8 (9, 697265625) - ком. 5-PÇ (9. 697265625) и сдвиг вправо PZP 1

ХЧ такт

Бых.PÇ (9.697265625) ком.7- бл,9 (9.697265625/16) - ком.б - 1вх.CMB (.6060791015625)

Вых,Р1 (биты п-Ç, п-2, и"1, n)- шнф.11 -i11вх,CN8 (0.0000000000000)

Вых.CMB .(.6060791015625) РЗ(0.6060791015625) и сдвиг справо Р2Р1, В итоге: 79В2816 =,6060791015625,...,16.

Формула изо бр етения

Реверсивный преобразователь двоичного кода в двоично-десятичный, содержащий первый, второй и третий регистры, первый и второй шифраторы двоичного эквивалента, первый и .второй шифраторы десятичного эквивалента, с первого по четвертый коммутаторы и десятичный сумматор, группа входов перво,го операнда которого соединена с выходами третьего коммутатора и с первой группой входов второго коммутатора, выходы которого соединены с информационными входами третьего регистра, выходы которого соединены с первыми информационными входами четвертого коммутатора, а совместно с выходами второго регистра соединены с первой группой выходов преобразователя, вторая группа выходов которого соединена с выходами второго шифратора двоичного эквивалента, входы которого соединены с выходами с первого по пятый разрядов третьего регистра, группа входов младших разрядов первого регистра соединена с группой младших разрядов пер- вого коммутатора, выходы старших четырех разрядов которого соединены с информационными входами второго регистра, выходы которого соединены с информационными входами четырех старших разрядов первого регистра, а сов55 местно с выходами первого регистра соединены с второй группой входов четвертого коммутатора, управляющин вход которого соединен с первым входом управления коммутацией .преобразова1621182 14 второй по пятую тетрад соответственно соединены с входами первого шифратора двоичных эквивалентов, выходы которого являются третьей группой выхо5 дов преобразователя, первый и второй входы управления передачей данных которого соответственно соединены с первым и вторым управляющими входами третьего регистра, о т л и ч а ю— шийся тем, что, с целью повышения быстродействия и расширения функциональных воэможностей за счет обеспечения преобразования дробных чисел, в него введены блок умножения. на.шестнадцать и блок деления на шестнадцать, входы которого соединены с выходами четвертого коммутатора, а выходы блока деления на шестнадцать соединены с

20 второй группой входов первого коммутатора и первой группой входов третьего коммутатора, вторая группа входов которого соецинена с выходами блока умножения на шестнадцать, входы кото25 рого соединены с выходами третьего ре,гистра.

/ теля, вход правого сдвига которого соединен с входами правых сдвигов второго и первого регистра, вход левого сдвига которого соединены с входом левого сдвига преобразователя, информационные входы которого соединены с первой группой входов первого коммутатора и второй группой входов второго коммутатора, третья группа входов которого соединена с разрядными выходами десятичного сумматора, входы младшей и старшей тетрады второго операнда которого соединены соответственно с выходами второго и первого шифраторов двоично-десятичных эквивалентов, входы которых соответственно соединены с выходами старшей и младшей тетрад первого регистра, выход переполнения десятичного сумматора соединен с третьим входом первого коммутатора, управляющий вход которого,соединен с входом разрешения передачи данных.преобразователя, второй вход управлеиия коммутацией которого соединен с управляющим входом третьего коммутатора, выходы первого регистра с

Таблица 1

Входные сигналы яруса

10 (8 () Выходные сигналы яруса

1 г

8 .4. 2 1

4 2

О О

О 1

1 О

1 1

О О

О 1

1 О

1 1

0 О

О 1

О

О

О

О

1

1

О

О

О

0 О

О

О

О

О

О

О

О

1

О

О

О

1

О

О

О

1

О О

О О

О О

О 0

О 1

1 О

О

1 О

1 О

1 1

Таблица 2

Выходные сигналы яруса

Входные сигналы яруса

) 8 4 2 1 10 8 4 2

0 О

О 1

1 О

1 . 1

О О

О О

О 1

1 О

1 1

0 О

О

О

1

О

О

О.

О

О

О

О

1

1

О

1

О

О

О

О

1

О

О

1 .1

О

О О

О О

О О

О 0

О

0 1

О 1

О 1

1 О

1 0