Устройство для умножения

 

Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств умножения чисел, удобных для изготовления с применением БИС. Сомножители могут быть представлены в любой позиционной системе счисления. Целью изобретения является повышение быстродействия. Введение в устройство, содержащее peiистр 1 множимого, первую группу блоков 2 вычисления разрядных значений произведения, первую и вторую группы буферных регистров 4 и 5, второй группы 3 вычисления разрядных значений произведения, третьей и четвертой групп буферных регистров 6 и 7, регистра 9 задержки, коммутаторов 8 и сумматора 10, дает возможность обрабатывать в одном такте два разряда множителя без увеличения длительности такта. 1 ил. (П

СООЗ СОВЕТСКИХ

СОИИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„SU 1635 (51)5 С 06 F 7/52

° i !ЦЯ

iN . 06

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

13

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ fHHT СССР

Н А8ТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4698120/24 (22) 31.05.89 (46) 15.03.91, Вюл. Р 10 (72) А.А. Костак и В.В. Яскевич (53) 681 325(088.8) (56) Авторское свидетельство СССР

М 888109, кл. С 06 F 7/52, 1978, Авторское свидетельство СССР

N- 1529216, кл. G 06 F 7/52, 1988. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств умножения чисел, удобных

2 для изготовления с применением ЕИС.

Сомножители могут быть представлены в любой позиционной системе счисления.

Целью изобретения является повышение быстродействия, Введение в устройство, содержащее регистр 1 множимого, первую группу б:;оков 2 вычисления разрядных значений произведения, первую и вторую группы буферных регистров 4 и

5 второй группы 3 вычисления разрядных значений произведения, третьей и четвертой групп буферных регистров

6 и 7, регистра 9 задержки, коммутаторов 8 и сумматора 10, дает возможность обрабатывать в одном такте два разряда множителя без увеличения.длиЖ тельности такта. 1 ил.

1635176

Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств умножения чисел, удобных для изготовления с применением БИС, Сомножители могут быть представлены в любой позиционной системе счисления °

Цель изобретения - повышение быст- 1р родействия устройства, На чертеже представлена функциональная схема устройства .для умножения.

Устройство для умножения содержит 15 регистр 1 множимого, п блоков ..2„вычисления ра.: -;, ных э»»а-е»»ии произведения первой г;.Уппы, и ,блоков 3,,...,3„ вычисления разрядных значений про1»эведе»»ий второй 20 группы, по и буферных регистров

4 — 7 соответственно первой, второй, третьей и четвертой группы, (и+1)

"омм1тэторев 8,, .- истр 9 задержки, ..»»»атор 10, перв.»й вход 11 и втор и 25 вход 12 коррекции устройства, входы, 3 и 14 младших и старших разряде

»»ножителя устройства соответственно, первый 15 и второй 1б управляющие входы устройства, вход 17 переноса 30 устройства, выход 18 переноса устройства, первый 19 и второй 20 выходы устройства.

Рассмотрим »»»ункц»»ональное назначение и реализацию узлов и блоков уст35 ройства.

Регистр 1 и-разрядный предназначен для хранения и-разрядного значе»»ия множимого.

Регистры 4 " 7 гредназначены для 4p хранения старших и младн»их разрядов разрядных произведений, сформированных на соответствующих выходах блоков 2 и Э, I 45

Каждый блок 2 или 3 предназначен для вычисления произведения разряда множимого на разряд множителя, сложения полученного результата с разрядными слагаемыми и учета переноса из со- 5р седнего младшего блока 2 или 3. Он реализует функцию

Р=ХУ+А+В+Р, 55 где Х, Y — разряды сомножителей, поступающие на входы множнмого и множителя блока

2 (3);

А,  — разрядные слагаемые, пос-тупающие на входы первого и второго слагаемых блока

2 (3);

Р— входной перенос, поступающий на вход »»ереноса блока 2 (3) .

Таким образом, на выходах блока

2 (3) формируются значения старшего и младшего разрядов произведения и переноса в старший разряд полученного произведения, который является переносо»» блока 2 (3) .

Блок 2 комбинационного типа и может быть реализован различнымч спосо .ами, обеспечивающи»п» выполнение указанной функции.

Регистр 9 предназначен для хранения n/2 младших разрядов част»»ч»»ого »роизведения, формируемого группой блоков 3 в результате Умножения и-разрядов множимого на старшие n/2 разрядов множ»»теля и выдачи этих раэрядо».произведения для подсулз»ирова»»»»я к частичному произведению множимого на младшие п/2 разрядон множителя. Он представляет собой n/2-разрядный сд:-, =. говый регистр, Сумматор 10 одноразрядный предназначен для суммирования определенных разрядов частичных произведений, формируемых группами блоков 2 и 3, а енно в (п/2+2)-и такте суммируются (n/2+1)-й разряд частичного праиэведеI ния множимого на младшие п/2 разрядов множителя, хранимый в регистре 5, и младший разряд частичного произведения множимого на старшие n/2 разрядов множителя, хранимый в первом разряде регистра 9. Он представляет собой комбинационный сумматор, выполненный любым из известных методов, На чертеже не показаны цели синхронизации, записи и установки в нулевое состояние регистров 1, 4, 5, б, 7 и 9. Отметим, что используе ся общая цепь синхронизации всех регистров устройства, цепь разрешения записи в регистр 1 соединена с цепями установки в нулевое состояние регистров 4, 5, б, 7 и 9 и имеется общая цепь разрешения записи в регистры 4, 5, б, 7 и 9.

Устройство работает следующим образом.

Пусть в исходном состоянии регистры 4, 5, 6, 7 и 9 обнулены, в регист163517 ре 1 хранится без знака n/ðÿçðÿäíoå значение множимого, на вход 15 устройства подан потенциал, эапрещающ»й распространение переноса между блока5 ми 2 и между блоками 3, на вход 16 устройства подан потенциал, настраивающий коммутаторы 8 на передачу информации со своих первых информационных входов (для i-го коммутатора 8 — с вы-!О хода i-го разряда регистра 1 на вход множимого блока 2, а для (п+1)-го коммутаторах 8 — с выхода переноса блока 3 n/2+1 на вход переноса блока 3 ° n/2+2), 15

Умножение в устройстве осуществляется эа (n/2+2) тактов, причем в первых n/2 тактов производится параллельное вычисление частичных произведений множимого íà n/2 » n/2 20 старших разрядов множителя, в (n/2+

+1)-м такте эти частичные произведения приводятся к однорядному коду (разряды этих частичных »роизведеиий хранятся только в регистрах 5 и 7, а 25 в регистрах 4 и 6 хранится нулевая информация), » в (п/2+2)-и такте равновесовые разряды част»чных произведений суммируются и формируется окончательный реэ .льтат. 30

В каждом из n/2 первых тактов работы устройства на его вход 13 поступает по одному разряду иэ n/2 младших разрядов множителя, начиная с первого (caMoro младшего) разряда, одновременно с этим на вход 14 устройства поступает n/2 старших разрядов множителя, начиная с (n/2+1)-ro разряда. 11ри этом в каждом блоке 2 (3 ) производится умножение i-го разряда множимого, поступающего на его ! вход множимогo 1 го коммутатора 8 (с выхода i-ro разряда регистра 1), на разряд множителя, поступа- 45 ющего íà его вход множителя с входа

13 (14) устройства, и прибавление к младшему разряду получившегося при этом произведения через входы второго и первого слагаемых блока 2,,(3, )

50 младшего разряда произведения ь ока

2 «(3 Igf ), сформированного в предыцущем такте и хранимого в (i+1) ì регистре 5 (7), и старшего разряда произведения блока 2; (3;), сформированного в предыдущем такте и хранимого в i-M регистре 4 (6), Сформированные старший и младший разряды произведения блока 2, (3, ) с его выходов

6 6 записываются в 1 регистры 4» 5 (6 и

7) соответственно.

1!осле выполнения и/2 первых тактов работы устройства на его входы

13 и 14 подается нулевая информация, а на его вход 15 подается потенциал, разрешающий распространение переноса между соседними олокам» 2 и сосед»»м» блоками 3. В результате в устройстве образуются две цепи последовательно соединенных блоков блоков 2 и 3, работающие автономно и в течение (п/2+1)-го такта работы устройства в каждом блоке 2 (3)) производится сложение информации из соответствующих регистров 4 и 5 (6 и 7), а также прибавление з»ачения переноса, формируемого и (n/2+1)-м такте на выходе переноса блока 2,, (3,,). Таким образом, после завершения переходного процесса два частичных произведения из двухрядного кода преобразуются в олнорядный » с выходов младших разрядов блоков " (3 ) разряды этих произведен»й записываются в соответствующ»е регистры 5 (7), 11осле выполнения (и/2+1)-го такта работы устройства на вход 13 устройства подается значение кода единицы в данно» системе счисления (на входе

14 устройства по-прежнему нулевая информация), на вход 16 устройства подается потенциал, настраивающии коммутаторы 8 на передачу информации со своего второго информационного входа, т,е. с выходов регистров 7, регистра

9 » с выхода переноса блока 2п.

В течение (n/2+2)-ro такта работы устройства в блоке 2 производится суМмирование (n/2+i+1)-го разряда частичного произведения множимого на младшие разряды (мнолжтеля, поступающего на его вход второго слагаемого с выхода (i+1)-го регистра 5, и равновесового частичного произведения множимого на старшие разряды множителя, поступающего на его вход множимого с выхода 21 i-ro коммутатора 8 и умножен ного на единицу, поступающую иа вход множителя олока 2i с входа 13 уст- ронства, Сумматор 10 производит суммирование (и/2+1)-ro разряда одного частичного произведения, поступающего на его вход первого слагаемого с выхода первого регистра 5 и первого разряда другого частичного произведения, поступающего на его вход второго слагаемого с выхода первого раза

1635176 ряда регистра 9, возникающий перенос поступает на вход переноса блока 2 и далее передается между блоками 2, а с выхода переноса блока 2, через (и+!)-й коммутатор 8 поступает на вход переноса 3 я + блока и передается между оставшимися блоками 3. После завершения переходного процесса разряды окончательного результата, формируемые на выходах младых разрядов блоков 2 и 3, записываются в соответствующие регистры 5 и 7.

Следует отметить, что вывод в устройстве (и/2+1) — младших разрядов результата осуществляется через его

J торой выход 20 в последовательном !.оде (по одному разряду в к;.ждом иэ (и/2 1) первых тактов), а вывод ост альных (Зп/с 1 ) старГ!их разрядов 2р р. уньтата — после завершения (и/2+

- 2)-го такта через первый выход 19 устройства в параллельном коде.

В рассмотренном случае на входы и 12 коррекции и вход 17 перено а 25 устройства во всех тактах работы по.,«ется нулевая информация. В тех -се случаях, когда требуется получить ок?. гленное значение произведения, необходимо в первом такте работы уст" 30 ..; iIñтва на его вход 11 подать опреде.;еннос -.íë÷åíèå информации (для двои »<о-кодированцого шестнадцатеричного представления сомножителей на вход

11 устройства в первом такте его работы необходимо подать код 1000).

Это позволяет осуществлять округление результата беэ дополнительных временных затрат. Входы 11 и 12 устройства могут быть использованы также 4р для введения коррекций по знакам множимого и множителя в случае умножения чисел в дополнительном коде. Кроме того, через входы t1, 12 и 17 можно осуществлять подсуммирование в про-45 цессе работы любой информации, необходимой в каждом конкретном случае беэ дополнительных временных затрат.

Следует особо отметить, что предлагаемый путь повышения быстродействия устройства за счет обработки в одном такте двух разрядов множителя можно распространить и на большее количество одновременно обрабатываемых

Разрядов. конечно такая Реализация будет приводить к значительным аппаратурным затратам, но в некоторых применениях это вполне оправдано.

Устройство состоит из однотипных узлов и блоков, которые можно эффективно объединить в операционные модули, что особенно важно при разработке современных наращиваемых микропроцессорных устройств на БИС, формула изобретения

Устройство для умножения, содержащее регистр множимого, первую группу из и блоков вычисления разрядных значений произведения, первую и вторую группы no n буферных регистров (n - разрядность сомножителей), причем вход множителя i-го блока вычисления разрядных значений произведения первой группы (i = 1,...,n) соединен с входом младших разрядов множителя устройства, первый управляющий вход которого соединен с входом разрешения переноса каждого i-ro блока вычисления разрядных значений произведения первой группы, входы первого и второго слагаемых которого соединены соответственно с выходом i-го буферного регистра первой группы и выходом (i 1)-го буферного регистра второй группы, вход переноса j-ro блока вычисления разрядных значений произведения первой группы (j=2, и) соединен соответственно с выходом переноса (j 1)-го блока вычисления разрядных значений произведения первой группы, выходы старшего и младшего разрядов каждого i-ro блока вычисления разрядных значений произведения соединены соответственно с входами

i-х буферных регистров первой и второй групп, выходы буферных регистров второй группы соединены с первым выходом устройства, первый вход коррекции которого соединен с входом второго слагаемого п-ro блока вычисления разрядных значений произведения первой группы, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены вторая группа из и блоков вычисления разрядных значений произведения, третья и четвертая группа по и буферных регистров, и+1 коммутаторов, регистр задержки и сумматор, причем первый информационный вход i-ro коммутатора,.оединен соответственно с выходом i-ro разряда регистра множимого и входом множимого i-го блока вычисления разрядных значений произведения второй

1635176

Составитель E. Мурзина

Техред П.Олийнык Корректор С. Черни

Редактор А, Долинич

Заказ 756 Тираж 394 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина„101 группы, вход множителя которого соединен с входом старших разрядов множителя устройства, первый управляющий вход которого соединен с входом раэ5 решения переноса каждого 1-го блока вычисления разрядных значений произведения второй группы, входы первого и второго слагаемых которых соединены соответственно с выходом 1-го бу- 10 ферного регистра третьей группы и выходом (i+1)-го буферного регистра четвертой группы, выходы старшего и младшего разрядов i-го блока вычисления разрядных значений произведения 15 второй группы соединены соответственно с входами 1 х бу фер1П11х регистров третьеи и четвертой групп, вход переноса J го блока вычисле разрядных значений произведения второй группы, 20 кроме (n/2+2) — го блока, соединен соответственно с выходом переноса (1-1)ro блока вычисления разрядных значений произведения второй группы, вход переноса первого блока вычисления разряд- 25 ных значений произведения второй группы соединен с входом переноса устройства, выход переноса которого соединен с выходом переноса п-ro блок» вычисления разрядных значений произве- 30 дения второй группы, вход второго слагаемого которого соединен с вторым входом коррекции устройства, вход переноса (и/2+2)-ro блока вычисления разрядных значений произведения второй группы соединен с выходом (n+1)ro коммутатора, первый и второй информационные входы которого соединены соответственно с выходом перенос» (n/2+1)-го блока вычисления разрядных значений произведения второй группы и выходом переноса п-го блока вычис. ения разрядных значений произведения первой группы, а управляющий вход — с вторым управляющим входом устройства и управляющим входом i-x коммутаторов, выход К-го буферного регистра четвертой группы (K=l...,,ï/2+1) соединен соответственно с вторым информационным входом (и/2+К-1)-го коммутатора, выход е-го буферного регистра четвертой группы (e=n/2+2,...,n) соединен с первым выходом устройства, второй выход которого соединен с выходом суммы сумматора, входы первого и второго слагаемых которого соединены соответственно с выходом первого разряда регистра задержки и выходом первого буферного регистра второй группы, а выход переноса — с входом переноса первого блока вычисления разрядных значений произведения первой группы, вход множимого i-го блока вычисления разрядных значений произведения первой группы соединен соответственно с выходом i-ro коммутатора, второй информационный вход ш-го коммутатора (m=1 ï/2-1) соединен соответственно с выходом (m+1)-ro разряда регистра задержки, вход n/2-ro разряда которого соединен с выходом первого буферного регистра четвертой группы.